作者：新思科技高級産品營銷經理Manuel Mota

小芯片（Chiplet）已經成為當今大廠角逐的一大方向，對于小芯片來說，需要一種芯片到芯片的互連/接口技術，現在已有多種Die-to-Die接口可以滿足這類需求。其中，基于SerDes的或并行的Die-to-Die接口在數據速率、引腳數量和成本等方面都有其獨特的優勢。但在設計用于諸如數據中心、人工智能 (AI) 訓練或推理、服務器和網絡等高性能計算 (HPC) 應用的高端Muiti-die SoC時，為了讓不同的供應商開發的Multi-Die SoC實現互操作，業界正着力于建立Multi-Die的互連标準，以維護一個成功的生态系統。

在衆多Die-to-Die互聯标準中，OpenHBI已成為提供最高邊緣密度的标準，非常适用于必須在兩個Chiplet之間傳輸極高帶寬的HPC應用。

現在多家芯片廠商利用小芯片模型将芯片集成到現有的高級封裝類型中，這些裸片可以是不同工藝節點的，裸片可以并排放置，并通過專用die-to-die接口相連接，這是一種普遍且成本較低的方法。如想獲得更高的密度，可以将這些組塊封裝在2.5D或3D設計中。

在此，我們先科普下常見的三種封裝形式，一個是2D封裝，把各個Chiplet組裝在有機基材和層壓闆上；一個是2.5D封裝，它的中介層使用矽或再分配層 (RDL) 扇出，用于在SoC中傳遞Chiplet間的信号；還有一個是3D封裝，它使用混合粘合技術來垂直堆疊Chiplet。

圖 1：封裝選項

其中2.5D封裝由于采用RRL扇出技術，能夠橋接2D技術的低成本和矽中介層的密度，又有許多代工廠以及傳統的OSAT提供商可提供此類服務，進一步降低了成本，因此成為了一種有吸引力的選擇。

對于那些對封裝成本和複雜度不敏感的高性能計算 SoC，并行Die-to-Die接口已成為首選技術。這主要是因為，并行Die-to-Die接口基本上都包含了大量的（上千個）IO 引腳，來驅動跨Chiplet的單端信号。由于每個引腳的數據速率僅為幾個G字節/秒 (Gbps)（8至16 Gbps），且Chiplet之間的距離僅為幾毫米（3至5毫米），因此驅動器和接收器都可以簡化，同時實現遠低于1e-22至1e-24的系統誤碼率 (BER)。不需要額外的糾錯機制，例如前向糾錯 (FEC) 和重試，系統BER就可以滿足要求，從而避免增加鍊路複雜性和延遲。

通過簡化IO、消除串并轉換 (SerDes) 步驟，并避免超高速信号傳輸，并行Die-to-Die接口能夠實現極高的能效和較低的延遲，同時支持整個鍊路的極高吞吐量。因此，并行Die-to-Die接口對于不受封裝成本和裝配限制的高性能計算應用SoC非常有吸引力。

現在的小芯片方案，各家都為并行Die-to-Die接口部署了許多專有架構。為了建立一個穩健的生态系統，讓不同的供應商所開發的以及不同功能的Chiplet互聯操作，行業開始制定Die-to-Die接口标準，主要包括AIB、OpenHBI、BoW等，為先進封裝中的并行Die-to-Die接口提供特性。表1顯示了不同标準的主要特性比較。

表 1：先進封裝的并行Die-to-Die接口标準

（來源：OCP Tech Week全球技術峰會，2020年11月）

先進封裝由于凸塊間距大，封裝路由密度高，在同等能效的情況下，對外形尺寸和邊緣效率的要求更高。在以上這些标準中，OpenHBI能提供最高邊緣密度的标準，非常适用于必須在兩個Chiplet之間傳輸極高帶寬的應用。它可達到每引腳8Gbps的速度，在最大的數據速率下可以達到3mm的最大互連長度，并實現小于或等于0.5pJ/bit的功耗目标。

OpenHBI利用JEDEC的HBM3電氣特性和IO類型來降低風險。它使用低電壓和未端接的單端 DDR 信号來傳輸Chiplet之間的數據。

OpenHBI标準具有許多關鍵特征：

• 整合多個OpenHBI兼容的Die-to-Die接口，實現互操作性

• 利用JEDEC HBM3 IO類型和電氣特性

• 可與支持HBM存儲器和OpenHBI标準的雙模HBM主機控制器互操作

• 支持矽中介層和晶圓級集成扇出或同等技術

• 實現對稱Die-to-Die接口

• 實現目标速度：每引腳 8Gbps，正邁向12-16Gbps

• 在最高數據傳輸速率時提供長達3mm的互連距離

• 實現小于等于0.5pJ/bit的功耗目标

• 提供大于1.5T位/毫米（包括發射器和接收器）的線性（邊緣）帶寬密度

• 定義 PHY 和邏輯 PHY 抽象層，輕松适配上層

• 支持正常的和旋轉的Chiplet方向

• 可以調整帶寬和邊緣（DW 數量）以匹配各種用例

• 支持小芯片 (Chiplet) 配置和測試 (CCT) 接口

• 支持通道修複，提高制造良率

OpenHBI标準主要針對圖2所示的下層（PHY和邏輯PHY層），然後将适配器層用于與上層（協議層）進行連接。因此，系統可實現不依賴于各個應用所用的協議。

圖 2：OpenHBI 接口邏輯劃分

PHY層主要執行提供時鐘、變速器（數據速率轉換 N:1）、校準和訓練、通道修複以及數據傳輸和恢複的功能。如果需要，邏輯 PHY層将執行以下功能：奇偶校驗生成和校驗、數據成幀和對齊、數據總線反向、位重新排序。

圖3展示了一種OpenHBI PHY實現方案，可以将不同的功能分割到不同的實現中。

圖 3：OpenHBI PHY IP模塊圖

PHY使用時鐘轉發技術，其中傳輸時鐘和數據也在Chiplet之間傳輸。接收端基于DLL的簡單數據恢複電路，可節省功耗和面積。

除了有效載荷數據路徑外，PHY還實現低速CCT，可供錨芯片和小芯片用于傳達配置和狀态參數以及控制DWORD初始化、校準和測試過程。OpenHBI PHY實現I3C、JTAG和供應商自定義信号。此外，CCT将參考時鐘從錨芯片傳播到小芯片Chiplet，以便它們共享相同的時鐘參考。

OpenHBI PHY的其他主要功能包括：

• 帶有APB/TDR接口的配置端口，用于訪問内部控制和狀态寄存器 (CSR)

• 可配置PHY，支持多種DWORD數量，以适應具體用例

• 裸片測試（已知良好Chiplet）和封裝後測試的綜合可測試性，包括關鍵模塊 BIST、各種環回模式、模式生成和匹配能力，以及生成重建的眼圖，作為 pass/fail 測試。

一些芯片設計公司可能擁有開發自己的小芯片和IP的資源，但即使是較大的公司也負擔不起内部開發所有IP的費用。他們可能希望采購第三方IP以節省時間和金錢。

在這樣的背景下，新思科技可提供一系列Die-to-Die IP，包括高帶寬互聯 (HBI) 和基于SerDes的PHY和控制器。DesignWare® HBI PHY IP支持多種标準，包括AIB、BoW和OpenHBI。該IP實現了一個寬并行和時鐘轉發的PHY接口，以先進的2.5D封裝為目标，以利用基于内插器的技術中更精細的芯片到芯片連接。

圖 4：使用新思科技HBI PHY的Die-to-Die鍊路的眼圖

無疑，小芯片的發展前景廣闊，尤其是摩爾定律走到極限的情況下，但是小芯片仍然面臨諸多難題，如設計和集成、生态系統複雜性、制造/測試和産量，資質和可靠性、标準等，但業界正在圍繞着這些難題逐個攻克，相信，未來會有更多的應用采用小芯片的方案。

*免責聲明：本文由作者原創。文章内容系作者個人觀點，半導體行業觀察轉載僅為了傳達一種不同的觀點，不代表半導體行業觀察對該觀點贊同或支持，如果有任何異議，歡迎聯系半導體行業觀察。

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