芯片封裝工藝不合格?在最先進的節點上開發芯片的成本和複雜性不斷上升，迫使許多芯片制造商開始将芯片分解成多個部分，而并非所有這些都需要前沿節點挑戰在于如何将這些分散的部分重新組合在一起，今天小編就來說說關于芯片封裝工藝不合格?下面更多詳細答案一起來看看吧!

芯片封裝工藝不合格

在最先進的節點上開發芯片的成本和複雜性不斷上升，迫使許多芯片制造商開始将芯片分解成多個部分，而并非所有這些都需要前沿節點。挑戰在于如何将這些分散的部分重新組合在一起。

當一個複雜的系統被單片集成時——在單個矽片上——最終産品是組件設備的熱預算約束之間的折衷。

例如， 3D NAND需要高溫多晶矽，但所需的溫度會降低 CMOS 邏輯的性能。

将内存和邏輯分解為單獨的晶圓，使制造商可以獨立優化每種技術。随着傳感器、收發器和其他非 CMOS 元件的加入，異構集成變得更具吸引力。

問題是如何連接所有的部分。單片集成取決于完善的生産線後端 ( BEOL ) 金屬化工藝。當組件單獨封裝時，制造商轉向球栅陣列和類似設計。但是，當兩個或多個裸片組裝到一個封裝中時，用于連接它們的工藝位于兩者之間定義不明确的中間地帶。

許多系統級封裝設計依賴于焊接連接。拾取和放置工具将預凸塊的單晶管芯放置在中介層上或直接放置在目标晶圓上。回流爐在單個高通量步驟中完成焊料結合。較軟的焊料也可用作順應層，消除可能會降低鍵合質量的高度變化。

不幸的是，基于焊料的技術無法擴展到圖像傳感器、高帶寬存儲器和類似應用所需的高密度連接。鍵合工藝使焊料凸點變平并擠壓，因此鍵合的最終占用面積略大于凸點間距。随着間距下降，根本沒有足夠的焊料空間來建立牢固的連接。在2019 年國際晶圓級封裝會議上展示的工作中，Guilian Gao 及其 Xperi 的同事估計，基于焊料的集成的最小可行間距約為 40 微米。

Cu-Sn 焊點進一步受到機械性能差的限制，這會導緻裂紋、疲勞失效和電遷移。該行業正在尋找一種替代的固态鍵合技術，以促進進一步的間距縮放，但沒有多少工藝可以與焊料鍵合的高速、低成本和靈活性相媲美。

例如，無論選擇何種鍵合方案，都必須能夠适應鍵合焊盤和中介層的高度變化。工藝溫度也必須足夠低，以保護設備堆棧的所有組件。當封裝方案涉及多層中介層和附加芯片時，基層面臨着特别具有挑戰性的熱要求。基底上方的每一層可能需要單獨的粘合步驟。

一種建議的替代方案，銅-銅直接鍵合，具有簡單的優點。在沒有中間層的情況下，溫度和壓力将頂部和底部焊盤融合成一塊金屬，從而實現最牢固的連接。這就是熱壓粘合背後的想法。一個芯片上的銅柱匹配第二個芯片上的焊盤。熱量和壓力推動界面擴散以形成永久結合。300 ºC 範圍内的典型溫度使銅軟化，使兩個表面相互貼合。不過，熱壓粘合可能需要 15 到 60 分鐘，并且需要受控的氣氛來防止銅氧化。

幹淨的表面粘在一起

一種密切相關的技術，混合鍵合，試圖通過将金屬嵌入介電層中來防止氧化。在讓人聯想到晶圓互連金屬化的鑲嵌工藝中，電鍍銅填充切入電介質的孔中。CMP 去除多餘的銅，留下相對于電介質凹陷的焊盤。使兩個電介質表面接觸會産生臨時結合。

在 2019 年 IEEE 電子元件和技術會議上展示的工作中，Leti 的研究人員展示了使用水滴來促進對齊。Xperi 小組解釋說，這種結合足夠牢固，可以讓制造商組裝完整的多芯片堆棧。

介電結合包封銅，防止氧化并允許結合設備​使用環境氣氛。為了形成永久結合，制造商轉向利用銅的較大熱膨脹系數的退火。受到電介質的限制，銅被迫在其自由表面膨脹，從而彌合了兩個管芯之間的間隙。然後銅擴散形成永久的冶金結合。在複雜的堆疊中，一個退火步驟可以一次粘合所有的組件芯片。在沒有天然氧化物或其他阻擋層的情況下，相對較低的退火溫度就足夠了。

焊盤的高度由 CMP 定義，這是一種成熟且控制良好的工藝。由于所有這些原因，晶圓間混合鍵合已在圖像傳感器等應用中使用了數年。晶圓到晶圓鍵合應用需要晶圓之間的焊盤對齊，并且依賴于高設備産量以最大限度地減少損耗。兩個晶圓上的缺陷管芯不太可能對齊，因此一個晶圓上的缺陷可能會導緻匹配晶圓上相應的良好芯片丢失。

芯片到晶圓和芯片到中介層的混合鍵合可能會打開更大的應用空間，允許在單個封裝中實現複雜的異構系統。然而，這些應用也需要更複雜的工藝流程。雖然晶圓到晶圓和芯片到晶圓（或中介層）工藝對 CMP 步驟和鍵合本身提出了類似的要求，但在 CMP 後處理單個芯片更具挑戰性。生産線必須能夠控制由固有的混亂分割步驟産生的顆粒，避免空隙和其他粘合缺陷。---Katherine Derbyshire

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