昨日晚間，閃存大廠美光正式宣布，公司的232層3D NAND Flash正式量産。

按照美光介紹，這是閃存行業首次跨入兩百層。與前幾代美光NAND相比，新産品具有業界最高的面密度，可以提供更高的容量和更高的能效，從而為從客戶端到雲的數據密集型用例提供一流的支持。

“美光的 232 層 NAND是存儲創新的分水嶺，它首次證明了在生産中将 3D NAND 擴展到超過 200 層的能力，”美光技術和産品執行副總裁 Scott DeBoer 說。“這項突破性技術需要廣泛的創新，包括創建高縱橫比結構的先進工藝能力、新型材料的進步以及基于我們市場領先的 176 層 NAND 技術的領先設計增強。”Scott DeBoer進一步指出。

除了美光以外，三星和铠俠也都在争先恐後的湧向兩百層的閃存。此外，也有報道指出，國内閃存企業長江存儲也将跨過一代，直接邁向232層存儲。由此可見，屬于閃存的新一輪争霸戰正式開打。

美光“層數”的率先突破

在閃存堆疊的早期，韓國巨頭三星一直是領先者。但美光卻在後續的發展中迅速追上，并終于在176層閃存上實現了完美超越。而這次232層NAND Flash的量産，更是将美光的領先優勢進一步擴大。

從原理上看，3D NAND Flash是通過在垂直堆棧中将多組單元相互層疊來制造的。閃存芯片中的層數越多，容量就越高。目前，所有制造商目前都在制造 100 層以上的芯片。美光則聲稱，其量産的232 層技術代表了世界上最先進的NAND。

據美光介紹，公司新的232層閃存擁有業界最快的 NAND I/O 速度——每秒 2.4 GB (GB/s)。這一速度比美光 176 層節點上啟用的最快接口快50%。與上一代閃存相比，232 層 NAND 還提供高達 100% 的寫入帶寬和超過 75% 的讀取帶寬提升。

此外，232層NAND推出全球首款六平面（six-plane）TLC量産NAND。在所有 TLC 閃存的每個die中，其所具有的的平面（plane）是最多的，并且每個平面都具有獨立的讀取能力。美光的 232 層 NAND 還是首款支持 NV-LPDDR4 的生産産品，這是一種低壓接口，與之前的 I/O 接口相比，每比特傳輸節省 30% 以上。

能夠實現這樣的速度提升，這當然主要得益于美光在技術上的創新。

據anandtech報道，從技術角度來看，美光的232L NAND進一步建立在美光那一代磨練出來的基本設計元素之上。因此，我們再次關注弦堆疊設計（string stacked design），美光使用一對116層decks，高于上一代的88層。反過來，116層decks也是值得注意的，因為這是美光第一次能夠生産超過100層的單一deck，這一壯舉以前僅限于三星能做到。這反過來又使美光能夠僅用兩層decks生産尖端的NAND，随着公司推動總層數超過300層的設計，這可能在更長時間内是不可能的。

美光的 NAND 平台繼續使用其電荷陷阱（charge-trap）、CMOS under Array (CuA) 架構構建，該架構将 NAND 的大部分邏輯置于 NAND 存儲單元之下。美光長期以來一直認為這是他們在 NAND 密度方面獲得持續優勢的原因，而這在他們的232層 NAND上再次展現。美光聲稱，他們已經實現了 14.6 Gbit/mm²的密度，比他們的 176L NAND 密度高約 43%。而且，根據 Micron 的說法，密度比競争對手的 TLC 産品高 35% 到 100%。如此高的密度使美光最終能夠生産出他們的第一個 1Tbit TLC 裸片，從産品化的角度來看，這意味着美光現在還可以通過堆疊 16 個 232L 裸片來生産 2TB 芯片封裝。

與此同時，美光也一直在研究其芯片封裝的尺寸，因此雖然更大的容量意味着他們的芯片尺寸逐代增加（根據美光的密度數據，我們估計約為70.1mm ²），他們仍然将芯片封裝縮小了 28%。因此，單芯片封裝從12mmx18mm(216mm²) 縮小到 11.5mmx13.5mm (~155mm²)。因此對于美光的下遊客戶來說，美光 NAND 的更大容量和更小封裝的結合意味着設備制造商可以減少分配給 NAND 封裝的空間量，或者轉向另一個方向并嘗試塞進更多的封裝進入相似數量的空間。

此外，美光還在新産品的外圍邏輯上實現了最新一代的 ONFi。

ONFi 于 2021 年完成，現已推出第一批 NAND 産品，這種技術将控制器-NAND 傳輸速率提高了 50%，達到 2400MT/秒。ONFi 5.0 還引入了一種新的 NV-LPDDR4 信令方法，該方法具有相同的 2400MT/s 速率，但由于它基于 LPDDR 技術，因此功耗更低。據美光公司稱，他們發現每比特能量傳輸節省了 30% 以上，從而線束降低了能耗。盡管與往常一樣進行此類比較，但值得注意的是帶寬增益超過了節能（50%對30%）。

按照美光在投資者日的分享，未來會有五百層的NAND Flash規劃，但他們并沒有公布具體的時間表。

其他巨頭的亦步亦趨

在美光高調宣布232層閃存量産的同時，其他存儲巨頭也在暗中發力。

首先看三星方面，據韓媒businesskorea今年年初的報道，三星電子将在 2022 年底推出 200 層或更多層的第八代 NAND 閃存。業内人士認為，三星已經通過“雙堆疊”的方式獲得了 256 層技術。報道進一步指出，三星電子将成為第一家通過在 128 層單堆棧中增加 96 層來發布 224 層 NAND 閃存的芯片制造商。與 176 層芯片相比，224 層 NAND 閃存可以将生産力和數據傳輸速度提高 30%。而這背後的技術支柱則是來自三星V-NAND技術。

三星表示，自2013年推出以來，V-NAND一直是存儲業内最成功的技術之一。它不僅僅是在越來越寬的小城市街道上一個接一個地延伸存儲芯片，而是使打開一扇相當于摩天大樓存儲設計的大門，重塑了這個行業！三星進一步指出，在從 100 層擴展到 200 層的過程中，他們希望将其尖端的 V-NAND 摩天大樓彼此堆疊（由絕緣層隔開），這正是上面說的“128 96”的設計方式。按照三星預計，這種所謂的串堆疊可能是推動 V-NAND 向前發展的最有效方式。當然，額外的 3D 工藝改進改進也是需要的。

相關報道也指出，三星新技術的存儲密度較之上一代增加了40%左右。V-NAND V8閃存的單核容量也從之前的512Gbit翻倍到1Tbit，性能也更強。IO接口速率則直接從2Gbps提升至2.4Gbps，性能更兼容最新的PCIe 5.0标準。得益于更大的存儲容量。V-NAND V8閃存的厚度還是可以控制在合理的水平，封裝512GB容量不超過0.8。

在三星以外，另一家韓國巨頭SK Hynix也被報道也在追求200 層的閃存。相關報道指出，SK海力士有望在2023年推出其200 層的産品，但從他們官方，我們目前還沒有任何相關信息傳出。不過從公司更早之前的報道可以看到，4D NAND Flash技術也許會是SK海力士征服這個市場的“殺手锏”。

SK海力士表示，3D-NAND具有存儲容量随着通過三維堆疊堆疊的層數的增加而增加的結構。3D-NAND使用堆疊多層氧化物-氮化物的方法，在其上形成稱為“plug”的垂直深孔，然後在其中形成由氧化物-氮化物-氧化物制成的存儲器件。通過這種方法，可以通過少量的工藝同時形成大量的細胞。在 3D-NAND 中，電流流過位于圓柱形單元中心的多晶矽通道，并根據存儲在氮化矽中的電荷類型存儲編程和擦除信息。

在SK海力士看來，雖然3D-NAND 的核心技術是實現更高層數的三維堆疊，這在過去幾代了發展也不錯，但為了在3D-NAND之後進一步最大化存儲容量，SK海力士開發了一種4D-NAND，可以使芯片尺寸更小。從技術上看，4D NAND就是在3D NAND單元下方形成外圍電路，以消除外圍電路占用的面積，從而最大限度地提高存儲容量并降低NAND閃存的成本。

在更早之前的2019年，SK海力士曾經做過非常大膽的預測，那就是到2025年推出500 層堆疊産品，到2023年，更是将其4D NAND Flash堆疊提升到800 。但從目前看來，這實現起來似乎有點困難。

今年早些時候，西部數據與合作夥伴 Kioxia 也分享了他們的閃存路線圖。據介紹，該公司計劃很快推出其第 6 代 BiCS，它将在 TLC 和 QLC 配置中具有 162 層。他們同時還指出，公司即将推出的具有超過 200 層的 BiCS 内存，該内存将于 2024 年推出。與 BiCS6 相比，它的每個晶圓的位數将增加 55%，傳輸速度提高 60%，寫入速度提高 15%。

在去年九月份接受半導體行業觀察等記者采訪的時候，铠俠方面曾經表示，從162 層閃存開始，公司開始采用CMOS電路配置在存儲陣列下方的CUA結構。據了解，這種設計的芯片厚度會大于CAN結構，但铠俠表示，從單片晶圓中産出的芯片數量的增加可以彌補生産時間變長的影響。面向未來铠俠後續還将引入CBA結構，即CMOS／存儲陣列鍵合，存儲陣列和周邊電路會分别生産。最終，将兩片晶圓鍵合在一起以形成一個存儲器芯片。除此以外，PLC和Twin BiCS也是铠俠提升平面存儲密度的重要途徑。

所謂PLC，是penta level cell的簡稱，這是一種存儲5電位的設計。但铠俠并不滿足于此，在之前的學術會議上，铠俠還談到了存儲6電位的HLC（hexa level cell）和存儲8電位的OLC（octa level cell）。

至于Twin BiCS，則是铠俠在2019年推出一個閃存新技術。據介紹，這是全球首個3D半圓形分裂浮栅極閃存單元。其使用的技術主要有半圓形、分裂、浮栅極，簡單來說就是将傳統的浮栅極分裂為兩個對稱的半圓形栅極，利用曲率效應提高閃存P/E編程/擦除過程中的性能。

按照铠俠介紹，他們計劃在未來十年内構建 500 層以上的 NAND Flash。

此外，有報道指出，國内閃存新秀長江存儲的閃存層數也會直接從128層躍升到232層，并于今年年底量産。關于這個消息，并沒有辦法求證。我們僅将其列舉在此，以供大家參考。

NAND Flash何去何從？

從上文的介紹可以看到，自閃存進入了3D時代，圍繞在層數的競争正在愈演愈烈，甚至有專家預研，未來甚至可能會出現1000層的3D NAND Flash。但正如铠俠在接受半導體行業觀察采訪的時候所說，這種高層數閃存的出現，會增加閃存的制造時間和成本，這也是他們探索橫向發展3D 閃存的原因。

歐洲知名機構imec也表示，為了維持 NAND-Flash 路線圖，一些主要廠商最近宣布将層數進一步增加到 500 層或更多。按照這個趨勢線，這個數字将在十年結束前增加到 1000。他們也同意，暴增的層數會帶來更高的處理複雜性，也會挑戰沉積和蝕刻工藝，并導緻應力在層内積聚。這也是類似三星這樣的NAND-Flash 制造商最近開始将層數分成兩（或更多）層，并将單獨處理的層堆疊在一起的原因。

但在他們看來，在更遙遠的未來，預計我們将需要更多颠覆性的“後 NAND”創新來繼續實現閃存的密度縮放，從而為進入Tbit/mm²時代做準備。基于這樣的考慮， imec将GAA NAND-Flash 納入了路線圖。（具體參考我們之前的文章《NAND Flash何去何從，3D FetFET将擔當重任》）

從很多的報道可以看到，各種新型存儲也将有望在未來扮演替代者的角色。不過短期看來，NAND Flash還将是存儲世界的重要組成，這是毫無疑問的。

*免責聲明：本文由作者原創。文章内容系作者個人觀點，半導體行業觀察轉載僅為了傳達一種不同的觀點，不代表半導體行業觀察對該觀點贊同或支持，如果有任何異議，歡迎聯系半導體行業觀察。

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