電源平面、接地平面和信号線的布局是PCB ESD防護設計的重要措施之一。前面已經講述了多種有助于降低ESD對電路的破壞和影響的有效方法，但是PCB本身的布局也有助于提高系統的ESD保護作用。下面簡單列出一些有助于提高ESD保護的PCB布局的措施。

(1)在PCB上設置大面積的接地平面、電源平面。信号線一定要緊靠電源平面層或接地平面層，以保證信号回流的通路最短、最優，信号的環路最小。

(2)如果沒有使用電源平面(單層闆或雙層闆)，則使所有電源和接地路徑靠近。還可以增加一些額外的連接線，以便在較多的面積上将電源及接地路徑連接起來，從而減小環路面積。

(3)信号路徑應盡量靠近接地線或接地平面，如圖15-17所示。圖15-17(a)的效果最差，圖15-17(b)的效果較好，圖15-17(c)的效果最好。

(4)在電源和接地之間設置高頻旁路電容器，要求這些旁路電容器的等效串聯電感值(ESL)和等效串聯電阻值(ESR)越小越好。大量使用旁路電容器可以減小電源和接地平面的環路面積，對低頻的ESD突發值具有很好的抑制效果，但是對于高頻的抑制效果不好。

圖15-17　信号路徑盡量靠近接地線或接地平面

(5)使走線長度盡可能短。因為越長的走線越難承受ESD能量，故元器件的布局應盡可能緊湊，以減短走線長度。

(6)在頂層和底層沒有元器件和電路的地方，應該使用敷銅并與地平面相連接，接地的敷銅區域應該以密集的間隔連接到接地平面。這些區域的接地可以作為從機箱接地或系統接地的一個低阻抗路徑，可以将高能量的ESD電流傳輸到地而不進入信号線或元器件中，從而降低ESD的影響。應注意的是，這種方法會将ESD的瞬态放電電流進入系統的接地平面(地參考點)，也有可能會導緻元器件損壞或誤動作。

(7)要小心控制接地和電源子系統的耦合。可以将電源和接地路徑緊密靠近(或電源和地參考平面相鄰)，在電源和接地路徑之間添加高頻旁路電容器，以減小進入電路系統的ESD大電流。

(8)所有的接地必須采用低阻抗連接。一個低阻抗的接地可以将ESD引離敏感區，而且避免走線産生電弧放電。

(9)使用多層闆。多層闆可大大改善系統抵抗ESD放電的能力。将第一層接地平面盡可能靠近信号走線層，可使得ESD瞬态放電到達走線時能很快抵消。

靜電放電需要滿足三個條件，即具有一定量的電荷、在一定的距離内并且存在可放電的物體。一般認為，對于機架類産品，每千伏的靜電電壓的擊穿距離在1mm左右。對于PCB設計來說，在容易發生靜電放電的邊緣設置一定的隔離距離就顯得非常重要。如圖15-18所示，對于PCB上的器件、走線，應在容易放電的邊緣設置一個8～10mm隔離區，這樣就可以抵抗8～10kV的靜電電壓了(包括多層闆的接地層和電源層)。

圖15-18　在PCB的靜電放電邊緣設置隔離區

對于PCB上對靜電敏感的器件，在布局時需要考慮将其布置在遠離靜電幹擾的地方，而且離靜電放電源越遠越好。

電氣隔離也是抑制靜電放電沖擊的一種有效方法。在PCB上安裝光耦合器或變壓器，以及結合介質隔離和屏蔽可以很好地抑制靜電放電沖擊。

對于操作面闆上容易被人體接觸的部件，如小面闆、按鈕、鍵盤、旋鈕等，應盡可能采用能夠起隔離作用的絕緣物而不采用金屬件。

在進行數模混合的電路PCB設計時，為避免數模混合的電路相互幹擾，通常會采用在PCB内設置“孤島”形式的電源平面、地平面的方法。但對于靜電放電測試而言，在PCB内設置的電源平面、地平面的“孤島”，可能會帶來ESD問題。

有一個案例 [111] 可以用來說明這個問題：某通信産品，做靜電測試時，發現接觸放電打到4kV以上時，某一塊闆就死機，并且該現象會重複再現。

1.分析

此産品新開發的單闆總共有8種，隻有上述這一種單闆不能靜電放電到8kV，其餘都沒有問題，而且這塊闆并不是最複雜的。

圖15-19“孤島”形式的“模拟”地

用頻譜儀分析機架靜電放電過程，測試發現CPU未有什麼變化，隻是系統的接口物理層芯片“死亡”。但在進行PCB布局時，設計人員将此物理層芯片放在了最裡面，離靜電放電的距離最遠，根據該芯片的資料介紹，此芯片的抗ESD的能力為6kV。

對PCB進行分析，發現PCB采用的是8層闆，信号層和地層、電源層的分布也很合理，再細看地平面層，發現此物理層芯片下面的地平面與其他地方不一緻，有一塊單獨的“飛地”(如圖15-19所示)。

為什麼這樣設計呢?設計人員的考慮是：此芯片是數模結合的芯片，其引腳除了定義了“數字地”外，還定義了“模拟地”，因此在原理圖中也應相應增加模拟地，并且通過電感與數字地相連。這樣在進行PCB設計時，設計人員就在PCB的頂層下面設置了接地層，并在此接地層上割出了一小塊作為模拟地，在頂層通過電感和數字地進行連接。

此闆靜電試驗不能通過的原因就在于這塊地平面的設置上。雖然此電感可以将數字地上的幹擾濾去一些，但此平面緊靠頂層，在地平面受到靜電輻射場的幹擾情況下，模拟地也同樣受到幹擾，由于電感的存在，模拟地上的幹擾不能立即消除，從而導緻芯片電位擡高，輸出死鎖。

2.解決辦法

在現場将連接數字地和“模拟地”的電感去掉，改用多股粗導線将兩地進行短接，則可以順利通過靜電放電試驗。當進行PCB改版時，不再分割模拟地，而是将此芯片的模拟地腳直接連接到數字地上，則靜電測試通過。

對于PCB上特殊器件的接地處理，要具體分析其在PCB上的實際情況。由于器件供應廠商推薦的電路必然存在局限性，故不可生搬硬套。

1.不可簡單地照抄照搬标準規範

近年來，在移動通信、數據通信、軟交換等這些高密度信息流數據處理設備中，用Compact PCI标準規範進行結構設計的産品越來越普遍，大大提高了産品的可靠性、互換性和模塊化，并且成本大幅降低。

PCB是元器件安裝的基礎，通常還需要在PCB上安裝相應的面闆、扳手、接插件等附屬裝置後才可以裝配到一個系統中。在Compact PCI标準規範中，PCB單闆高度是按U系列設計的(不包括手機等個人終端産品)，其尺寸有規格，一般為4U, 6U, 7U, 8U和9U等。闆上外接面闆的孔均有尺寸規定，闆邊還設有規定的導電覆銅(考慮了接地等因素)。插頭、插座、連接器的位置也有明确規定。

單闆PCB工藝結構的設計十分重要，Compact PCI标準對PCB的工藝結構也有相應規定。單闆部件由PCB、鋁面闆、上下扳手三大部分組成，這充分考慮了系統對靜電放電的洩放路徑問題，以确保産品工作穩定、可靠。單闆部件中的面闆采用的是鋁合金材料，這樣選擇一是考慮了強度，二是考慮了EMC設計的靜電洩放和屏蔽問題。

有些設計人員對CPCI規範有誤解，認為CPCI規範的PCB四周采用金屬邊框，靜電放電的洩放就一定好，其實CPCI對PCB單闆、機框、機架均有相應要求，如果将符合CPCI規範的PCB插到普通機架上，靜電放電效果并不一定會很好，有可能還會很壞。

有一個案例 [111] 可以用來說明這個問題：某産品在做電磁兼容測試時，将單闆安裝上金屬面闆後插到機架上，并且單闆之間采用了屏蔽簧片填充。用靜電槍對單闆金屬面闆、扳手、指示燈等處進行靜電放電時，發現該産品的抗靜電效果很差，其中有的單闆複位，有的單闆誤碼特别高，導緻系統通信中斷，并且幾乎每塊闆都一樣差。

1)分析

闆與闆之間本來是應該存在差異的，這主要是因為設計人員的差異、器件的差異等，但一個系統中的十幾塊單闆，為什麼結果都一樣差呢?通過分析發現PCB在四周設置了銅箔，并且在PCB的表層用絕緣油處理了。根據設計人員的介紹，在PCB四周設置銅箔的設計是按照CPCI規範進行的，目的是防靜電，以保證在機架上靜電不能進入PCB。通過認真分析，此銅箔是造成抗靜電效果很差的主要原因。由于裝PCB的機框與機架沒有按CPCI規範設計，PCB安裝面闆與機框的搭接也不是很好，靜電洩放不通暢，所以導緻系統不穩定。由于此銅箔是環形的，形成了一個很好的天線，所以靜電還通過輻射方式幹擾這些銅箔和單闆裡的信号線，導緻單闆地電位發生變化，從而使系統産生了不穩定或複位的現象。

2)解決措施

針對上述問題，在試驗現場對單闆PCB進行了臨時處理，将這些金屬銅箔割斷，将環形的銅箔分成許多小塊，再進行靜電放電測試，則效果好了許多。改版時，将PCB四周的銅箔全部去掉，問題即得到解決。

雖然産品硬件、工藝結構設計方面是可以克隆的，但應注意的是雖然要認真遵守标準規範，但決不可簡單地照抄照搬，否則結果可能适得其反。

2.注意散熱器帶來的ESD幹擾

有一個案例 [112] 可以用來說明這個問題：某産品采用金屬外殼，對其進行ESD測試時，發現一螺釘位置對ESD極其敏感。對螺釘進行接觸放電3kV，就會發現該産品中的某一PCB電路闆出現複位現象。經過觀察分析，發現靠近敏感螺釘位置有一芯片，芯片上有約2cm高的散熱器，該散熱器沒有采取任何接地措施。在測試中，将散熱器臨時去掉後，該螺釘位置的抗靜電幹擾能力達到了±6kV。

1)分析

靜電放電時，在很短的時間内會産生幾十安的電流，而放電電流脈沖的上升在小于1ns之内完成，根據脈沖波最高諧波頻率計算公式f=1/πt r (t r 為脈沖上升時間)可知，靜電放電的過程是一個高頻能量的釋放與傳輸過程，在傳輸的路徑中一切敏感的電子線路或器件都将受到幹擾，造成設備的誤動作。

在此案例中，由于靜電放電信号的高頻譜特性，使得一些因結構特性形成的寄生電容不能忽略不計。散熱器的靜電幹擾傳輸路徑如圖15-20所示。

圖15-20　靜電幹擾傳輸路徑

在圖15-20中，C 0 表示測試點與散熱器之間的寄生電容，C 2 表示散熱器與芯片之間的寄生電容。靜電幹擾将從測試點通過C 0 ，再經過C 2 進入芯片内部電路，從而在産品中表現出幹擾現象。散熱器的存在将大大增加測試點與芯片之間的容性耦合度，這是因為一方面散熱器有着比芯片更大的表面積;另一方面散熱器的存在縮短了與測試點表面的距離。去掉散熱器後，産品的抗ESD能力增強。

2)解決措施

隻要将散熱器接至地平面就可以改變ESD幹擾的傳輸路徑，從而使芯片受到保護。散熱器接地後的ESD幹擾傳輸路徑如圖15-21所示。

圖15-21　改進後的ESD幹擾傳輸路徑

注意： 對于PCB上的金屬體，一定要直接或間接地接到地平面上，不要懸空。另外，對于較敏感的電路或芯片，在PCB布局時應使其盡量遠離ESD放電點。

3.控制面闆上的金屬部件的放電路徑

機箱面闆上裝的金屬部件要與金屬機箱之間緊密搭接，使靜電放電電流順利通過機箱洩放，防止靜電放電電流流進電路。如果金屬部件安裝在絕緣面闆上，就需要為放電電流提供一條阻抗很低的洩放通路，并且這個通路要遠離敏感電路，如圖15-22所示。必要時，可以在金屬部件與電路連接的導線上安裝一個 Γ 形濾波器。

圖15-22　面闆上的金屬部件的處理

圖15-23　鍵盤與控制面闆的靜電防護

4.鍵盤與控制面闆的靜電防護

在鍵盤與控制面闆的靜電防護中，必須将接地鍵盤電路設計為靜電放電電流不經過主要電路而流入地。如圖15-23所示，可以在對地絕緣的鍵盤與主機之間放置一個金屬的火花放電間隙防護器，并将其直接接機架地。空氣擊穿電壓為30kV/cm，殼接地時安全距離為0.05cm，殼不接地時安全距離為0.84cm，火花間隙應小于這個安全距離。控制面闆的接地處要保證好的金屬搭接。

對于PCB上具有金屬外殼的器件，其金屬外殼是否需要接地，接什麼地?有一個PCB上複位鍵外殼接地的案例 [113] 可以用來說明這個問題：某機架式通信産品，PCB是通過裝金屬面闆後插到機框裡的，對該産品做ESD試驗時，發現靜電槍打到5kV以上後，幾乎每塊單闆都有複位現象。

1.分析

用示波器觀看複位芯片的輸出腳，發現在對PCB前面的安裝闆打靜電時，複位芯片的輸出發生狀态變化，給CPU輸出了一個複位信号，導緻了系統複位。

通過對PCB複位部分進行的分析，可知複位電路的器件采用的是著名公司已經量産的器件，此器件已經被大量使用，沒有發現此類問題，因此肯定不是器件本身的問題。而在PCB布線時，注意到将複位線埋在了内層，複位信号的給出并不是由于複位線拾取輻射場産生的。複位鍵(開關)也采用的是已經量産的器件，此器件的外殼是金屬的，并且有金屬安裝腳安裝到PCB上，而且金屬外殼通過粗導線連到了PCB的最外邊地上。

分析得出：由于在單闆面闆上的靜電洩放不暢，将單闆面闆處的金屬邊電位擡高，并通過擡高的電壓影響到複位開關的複位線，又由于複位鍵的安裝腳(與外殼電氣相連)離複位信号太近(3mm左右)，所以對單闆面闆進行靜電放電時，複位開關的複位信号給複位器件發出了複位命令，使系統複位了。

2.解決措施

在試驗現場，将連接到複位開關外殼上的導線割斷，做靜電接觸放電試驗，發現直到8kV都沒有CPU複位現象。

PCB上元器件的金屬外殼應該是接地的，但要具體分析系統的狀況，以确定外殼究竟接到了哪個地上。接到保護地本來是可以的，但該單闆靠近小面闆側的保護地與大地的通路不好，阻抗很大，因此不能接到這個保護地上。改版時，将複位開關外殼接到了PCB的工作地上。通過靜電放電試驗證明接到PCB的工作地上是可行的。

應注意的是，對于PCB内有金屬外殼器件的接地，一定要認真分析對待。這是因為接地是很講究的，并不是随便接一下就能解決問題的，接得不好還會帶來壞處。

如果PCB面積允許，并且整機系統的搭接、靜電洩放通道都很好，則可以在PCB周圍設計接地防護環(如圖15-24所示)。防護環與接地平面應采用多通孔連接，同時要保證與機框、機架良好搭接，并且不能形成連續的環路，具體設計可以參考CompactPCI規範。

圖15-24　在PCB周圍設計接地防護環

PCB靜電防護設計的一些其他措施如下。

(1)不同的電子元器件的抗靜電敏感度是不一樣的。對于電子元器件的抗靜電能力，一般規定靜電損傷電壓超過16kV的為靜電不敏感器件，低于16kV的為靜電敏感器件。電子元器件的靜電敏感度一般分為3級。1級靜電放電敏感元器件的電壓≤2kV，2級靜電放電敏感器件的電壓為2～4kV，3級靜電放電敏感元器件的電壓為4～16kV。

對靜電放電敏感的元器件有微波器件(肖特基二極管，點接觸二極管和f≥1GHz的檢波二極管)、MOS場效應晶體管(MOSFET)、結型場效應晶體管(JFET)、聲表面波器件(SAW)、電荷耦合器件(CCD)、精密穩壓二極管、運算放大器(OP AMP)、集成電路(IC)、混合電路、特高速集成電路(VHSIC)、薄膜電阻器、精密電阻網絡(RZ型)、可控矽整流器、光電器件(光電二極管、光電晶體管、光電耦合器)、片狀電阻器、混合電路、壓電晶體等。

在電路設計中選擇元器件時，需要考慮元器件的抗靜電能力，特别是接口器件。如果選擇不到更高抗靜電能力的元器件時，需要對抗靜電能力差的元器件采取保護措施。

(2)印制闆(多層闆)應裝在靠近接插件、鑰匙鎖的部位;模拟接地面、數字接地面、功率接地面、繼電器接地面、低電平電路接地面等接地面要多點相連;與後背闆相連的插座同樣要用多排插針接地;内部電路(包括地)同樣應離開接插件金屬殼體6～8mm以上。

(3)對幹擾源、高頻電路和靜電敏感電路，應實現局部屏蔽或單闆整體屏蔽，或者采用護溝和隔離區的設計方法。

(4)試驗證明，由靜電放電引起的幹擾脈沖是一個按指數規律衰減的受調制的正弦波，含有豐富的高頻分量，因此，應對電源進線和信号進線用濾波器濾波，在電源和地之間用高頻電容器去耦;電源輸入端可用LC網絡濾波;對射頻組件的向外引線應用穿心電容器濾波或采用帶濾波器的接插件進行濾波。

(5)在器件的電源、地腳附近添加不同頻率的濾波電容(不同容值的電容組合使用)。集成電路的電源和地之間應添加去耦電容，去耦電容要并接在同一芯片的電源端和接地端，并且緊靠被保護的芯片安裝。對于電源和地有多個引腳的大規模集成電路，可設置多個去耦電容。對于動态RAM器件，去耦電容的容量應較大。

對于大規模集成電路，尤其是專用CPU, EEPROM, Flash Memory, EPLD, FPGA等類型芯片，每個去耦電容應并接一個充放電電容。對于小規模集成電路，每10片也要加接一個充放電電容。該電容以10pF的钽電容或聚碳酸醋電容為宜。

(6)時鐘線和敏感信号線(複位線、無線接收信号)一定要采用電源、地層平面進行屏蔽處理。

(7)PCB上所有的回路面積都應盡可能小，因為它們對瞬态靜電電流産生的磁場非常敏感。回路不僅包括電源與地之間的回路，也包括信号與地之間的回路。

(8)在信号線上可以有選擇地添加一些容值合适的電容，或者串聯阻值合适的電阻，這可以提高信号線對抗靜電放電的能力。但要注意，在信号線上添加電容或其他保護器件時，需要慎重，特别是在速率很高的信号傳輸情況下，阻容器件會引起信号失真，并且影響到信号線的傳輸質量和特性阻抗，影響信号的傳輸質量，因此要小心使用阻容器件。

(9)PCB上有很多接口電路，如電源(一次和二次)接口、信号接口、射頻接口等，可以根據設計要求采用光耦合器、隔離變壓器、光纖、無線和紅外線等隔離方式。

如圖15-25所示，可以在PCB上的I/O口連接ESD保護電路。但外加器件仍會增加電路闆面積，防護器件的電容效應會增加信号線的等效電容。

圖15-25　一般I/O口的ESD保護電路

設計時可以采用一些專業廠商生産的多路信号接口的保護器件，完成多種信号接口的靜電保護。

當數字電路時鐘前沿時間小于3ns時，要在I/O連接器端口對地間設計火花放電間隙防護電路。

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