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cadence如何生成allegro文件

生活 更新时间:2024-12-03 01:47:27

在Allegro制作PCB闆時,有一些Net是需要走大電流的,為了降低線阻抗以及增加線的散熱能力,我們通常會畫一下裸露的銅線,即可以在線上焊錫的線路。

其基本原理就是增加線的截面積,根據電阻定律,R= ρ*L/S,其中ρ為電阻率,L為導線長度,S為截面積,R為線的阻抗。根據上述公式可知,電阻率固定的情況下,線越短越粗,線阻抗R越小。

因此裸露銅線的Net在PCB經過回流焊等焊接手段之後,線上會沾有錫,将線的橫截面增加,同時,錫可以很好地通過空氣散熱,進而達到我們的要求。

具體的Cadence Allegro要如何操作呢?

首先,在TOP或者BOTTOM層需要畫出想要線寬的銅線或者銅皮。如下圖所示,下面的器件為雙Power MOSFET,MOSFET要過大電流,這個時候雙MOS連接的地方,需要鋪設大塊銅皮,減小阻抗。

cadence如何生成allegro文件(CadenceAllegro如何畫出裸露銅線)1

之後,Soldermask層作為阻焊層,我們隻要在該層操作即可,如果線寬比較小如50mile,100mile等,可以直接Soldermask層上直接畫線,該線條需要與TOP或者BOTTOM層上要裸露的線重合,這樣該銅線就會裸露。

如果線寬很寬,TOP或者BOTTOM上是畫的銅皮,同理,Soldermask層也要畫相應大小的區域即可,如下圖所示:

cadence如何生成allegro文件(CadenceAllegro如何畫出裸露銅線)2

圖片中,畫Shape,然後選擇Option中的Board Geometry,SUbclass選擇Soldermask,然後就可以實現,(注意,為了觀察方便,上圖的示例中Soldermask上的Shape面積比較小,其實通常會比較大)。

這個小技巧記錄一下,希望可以幫助大家。

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