在《PCIe 5.0系列（1）：前世傳奇》的“上篇”中，我們回顧了過去十多年間，PCIe的早期演進，以及背後的應用（大數據、移動互聯、人工智能）的關鍵發展。數據流量的需求與技術能力互相促進，計算、網絡、存儲的能力獲得了指數級的增長，構建了一個繁榮的生态環境。在“下篇”當中，我們将展望PCIe的未來演進——我們看到的将不再僅僅是帶寬的倍增，而是其中承載着更新穎的理念、更宏偉的願景。

在2017～2019年間，應用領域的發生的是：以人工智能/機器學習和基于雲為首要的新工作負載正在将虛拟化的焦點從一台運行多個進程的服務器轉移到連接多個處理器以處理單一、龐大的工作負載。

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人工智能和機器學習應用。随着下一代 5G 蜂窩網絡在全球範圍内的部署，結合理論技術經過數年探索已經部分成功轉化為生産力了，導緻人工智能開始無處不在。随着包括機器學習和深度學習在内的AI工作負載以實時速度生成、移動和處理大量數據。

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雲計算的不斷發展。企業工作負載正在遷移到雲端：2017 年45%的工作負載基于雲，到2019年這一比例超過60%！并且還将繼續增加。數據中心正在提升超大規模計算和網絡以滿足基于雲的工作負載的需求。

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虛拟現實/增強現實 (VR/AR)、自動駕駛汽車是熱門研究方向。

這些應用對于I/O基礎架構的需求主要歸結于是：

更大的I/O互聯帶寬以容納更多的加速器、TPU的協作；

更高速的網絡協議以支持規模經濟；

數據鍊路上更快更寬的通道，更小的時延。

而PCIe4.0的不足其實已經顯露，比如NVIDIA就在2018年創新了NVSwitch，利用其私有的NVlink協議将多個GPU互聯。NVSwitch的第一代就是300GB/s,而在2017年PCIe4.0 x16的帶寬是64GB/s。

圖片來源：NVIDIA官網

在網絡方面，以太網技術也取得了突破。矽光技術和産品已經成熟到可以支持400Gb以太網鍊路了。矽光子學是矽集成電路和半導體激光器的結合，與傳統電子産品相比，它可以在更長距離上更快地傳輸數據，同時利用大批量矽制造的效率。對于400Gb以太網卡，對比前一代占用2個x16的PCIe 4.0的方案，占用1個x16的PCIe 5.0的方案在功耗、空間占用、成本方面顯然更為優越了。

圖片來源：英特爾官網

在存儲方面，NMVe繼續穩步升級。NVMe-oF在RDMA binding上增加了TCP Transport binding。這新帶來的路由功能顯著增強了混合雲、多雲的靈活性。

圖片來源：NVMe 官網

結合應用需求，計算單元、網絡單元和存儲單元的動态，PCIe 5.0定義的願景是：“數據中心/雲計算的遊戲規則改變者，對未來替代協議的内置支持。”PCIe 5.0具備修改了的訓練序列（TS1&TS2），帶有用于未來的替代協議的ID的新字段和增強的預編碼。這标志着PCIe标準的開放，允許未來的協議利用一些經過驗證的PCIe固件和軟件堆棧，并擴展PCIe的範圍和功能——簡單地說，未來PCIe的物理層可以接受不同協議的連接。PCIe 5.0為人工智能/機器學習(AI/ML)、數據中心、邊緣、5G基礎設施和圖形領域的下一代應用提供高帶寬和低延遲連接。

PCIe6規範已經在2022年1月發布，其願景是“異構計算應用,如人工智能、機器學習和深度學習。”在技術上，PCIe 6.0将從過去幾代一直未變的編碼類型、每周期位數、數據包類型全部更新了,PCIe 6.0将會是更為徹底的升級。

我們在前面回顧了不同時期的前沿應用所産生的“需求”，也就理解了不同階段PCI-SIG在開發PCIe時的願景。與需求相匹配的，則是供給，也就是另一個答案“做得到”。從硬件實現的角度看，新的總線能否進入市場，何時能夠普及，關鍵是看硬件平台廠商（如Intel和AMD）的産品策略和實際進度。

一般來說，規範确定到商品化需要1～2年的時間。PCIe 3.0規範2010年确定，2011年底發布的Sandy Bridge-E/EP處理器正式提供了PCIe 3.0支持，次年的Ivy Bridge把PCIe 3.0帶入主流消費市場。這個時期工作站/服務器平台的PCIe 3.0接口主要是為多顯卡、多網卡服務，通常是若幹x16和x8的接口形态組合。同期的主流SSD控制器使用的是SATA或SAS接口，即使占用PCIe通道也大多是通過RAID控制器。換句話說，SSD的性能和數量，尤其是數量（密度），并不在早期PCIe 3.0平台的考慮之列。畢竟，第一款NVMe SSD要到2013年才會出現（NVMe1.0版于2011年發布）。

2015年前後，随着類型更豐富、數量更多的外設轉向PCIe 3.0了，M.2和U.2接口也進入普及，主流SSD不再是體型較大、缺乏靈活性的AIC形态。此後，x4通道将成為SSD的絕配，是硬件成本、體積、性能、密度等方面的理想平衡。

有了專用、優化的協議（NVMe）與接口（M.2、U.2），介質也恰好進入了MLC/TLC、3D堆疊的發展路線，SSD的性能、容量、銷量都進入狂飙突進的時期。這與移動互聯網、深度學習等瘋狂消耗存儲容量和吞吐量的應用潮流完美疊加。相對SATA時代的600MB/s接口帶寬，PCIe 3.0 x4大約4GB/s的上限足有6倍之多，這個性能落差足夠容納兩三次倍增了，這也不難理解PCIe 3.0的黃金時代竟然又“拖”了七年——從另一個角度看，PCIe接口保持不變，也為NVMe SSD的孵化成熟提供了穩定的外部條件。

PCIe 4.0标準于2017年發布。2019年4月，英特爾（Intel）發布的100GbE芯片支持PCIe4.0和NVMe over TCP。2019年8月，AMD的第二代EPYC處理器讓服務器和數據中心平台進入PCIe 4.0時代。2020年初，英特爾推出了支持PCIe 4.0的D7 P5500/5600系列SSD。可惜的是，占據市場服務器主要份額的英特爾直到2021年4月才推出支持PCIe 4.0的第三代至強可擴展平台（Ice Lake）。

預計到2022年底，市場上的主流平台還會以PCIe 4.0為主。

似乎英特爾已經提前把熱情放到了PCIe 5.0平台上：2021年底發布的12代酷睿平台，2022年5月出貨的第四代至強可擴展處理器（Sapphire Rapids）已經支持PCIe 5.0。這也就是前面提到的，4.0到5.0的疊代時間非常迅速。這種情況下，大家未免會疑惑：PCIe 4.0這麼快就不夠用了嗎？甚至，NVIDIA還未發布的下一代40系列顯卡并不支持PCIe 5.0。如果現在隻有400Gb網卡才用得上PCIe 5.0的話，硬件平台為什麼也要急于參與這一輪疊代呢？

我們認為從硬件平台的角度，這種變化有兩層面的原因。

相對淺顯的原因是：英特爾為了提升競争力，加快了處理器的發展節奏，其中有制造工藝瓶頸突破的成果（制造工藝進步相對緩慢導緻新核心上市拖延也是Intel平台在PCIe4.0時代遲到的原因之一）。

相對深層次的原因是：PCIe 5.0是PCIe發展的重要分水嶺，既是一個時代的終結，又是另一個時代的開始。

所謂終結，是曆代PCIe的頻率是近乎翻倍的方式提升的，到了PCIe 5.0版本，保持信号完整性、降低損耗所投入的成本已經達到了高點（具體的内容未來的文章另做分析），要控制信号質量方面的成本，需要轉換思路。可用的思路包括：改變調制方式（如PCIe 6.0從NRZ改為PAM4脈沖調制方式）；減少設備使用的通道數量——既然PCIe 5.0 x4的帶寬等同于PCIe 3.0x16，未來部分設備可以使用較少的通道，譬如25/40Gb網卡可以使用x4通道即可，顯卡可以使用x8甚至x4通道，這有利于降低控制器的複雜度、減小接插件的體積等。可以預計，x4通道将是包括SSD在内的諸多設備的一個标準接口形态。多數設備的性能/成本定位可能不再以x4、x8、x16區分，而是以PCIe的版本劃分（多版本同時期共存，譬如PCIe4.0 x4設備是性價比取向，PCIe 5.0/6.0 x4是中高性能取向）。

而另一個時代的開始，那就應該提一下CXL（Compute Express Link）。CXL是由Intel于2019年推出的一種開放性互聯協議，希望讓CPU與GPU、FPGA或其他加速器之間實現高速高效的互聯，從而滿足高性能異構計算的要求。重點是：CXL标準的接口規格與PCIe 5.0是兼容的！因此，盡快投資PCIe 5.0,等同于為CXL的普及修路。另外，CXL還可以改變加速器、存儲器的傳統形态（内部插卡），使之成為一種維護性更強的模塊……嗯，聰明的讀者已經可以想到前置、熱插拔是可行的了，這不就是我們在之前文章中提到過的EDSFF嗎？！

沒錯，我們曾經介紹過，EDSFF不僅僅是SSD用，還可以給内存設備、加速卡等使用。而EDSFF單單從外形來說，它是強調兼容性、繼承性的x86世界最近幾十年來為數不多的、重新設計的結構，沒有繼承任何模塊的曆史包袱（譬如U.2就是繼承的2.5英寸硬盤的造型），完全為1U、2U機箱的尺寸進行優化，其部署的密度、散熱的效率遠遠超過了舊有的2.5、3.5英寸模塊。可以說，PCIe 5.0/6.0、CXL、EDSFF這些組合起來，足夠給機架的部署效率做一次徹底的革命了。這也就是從“做得到”（帶寬夠用），向“做得好”的演進：先滿足基本需求，再針對性地優化，引發進化。

回顧總線的發展曆程，每代PCIe的升級都取決于“是否有需求”和“技術上是否已經就緒”。升級周期長，是因為當時的應用所面臨的基礎架構瓶頸不在系統總線上。升級周期短，是因為當時的總線無法滿足迅疾發展的應用了。需求推動技術，技術打開新需求——這樣的規律過去是這樣，未來也會繼續。

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