AM3358開發闆

本PCB設計指南由德力威爾王術平根據《AM335X英文數據手冊2013版》之DDR3章節翻譯、編撰而成，包含AM3358處理器簡介、DDR3與MPU電路連接、PCB堆疊設計、DDR3與MPU布局、DDR3布線區、旁路電容參數與位置、DDR3信号分組、DDR3終端電阻、DDR3參考電壓布線、DDR3數據線走線拓撲與布線規則等實用内容，供廣大PCB設計者參考學習。

圖1 AM3358功能框圖

型号：AM3358BZCZA100

主頻：1GHz

焊球數量：324pin

焊球直徑：0.5mm

主要特征（見圖1）：

●ARM Cortex-A8架構，主頻1Ghz，32位RISC微處理

●支持LPDDR、DDR2、DDR3、DDR3L接口

●支持NAND Flash、NOR Flash、SRAM

●3D 圖形引擎

●LCD和觸摸屏控制器

●可編程RTC和工業通信子系統

●兩路USB 2.0，支持OTG

●10/100/1000M以太網

●2路CAN控制器、6路UART、2路MCASP音頻、2路SPI、3路I2C

●12Bit ADC

●3路32位增強型捕獲模塊

●3路增強型高精度PWM

型号：IS43TR16256A-15HBLI

容量：4Gbit（256M x 16）

速率： DDR3-1333Mbps

電壓：1.5V

溫度：-40℃~95℃

焊球數量：96 pin

焊球直徑：0.5mm

時鐘：DDR_CK and DDR_CKn工作的标準速率是303 MHz

數據位寬度：16bit

芯片個數：單片

本産品采用單個DDR3和MPU連接，數據寬度為16Bit，外部沒有VTT終結器。連接示意如圖2所示：

圖2 MPU和DDR3連接關系

DDR3布線部分至少需要4層闆，可以再增加層數，用來走其他的信号或者增強信号完整性和提高電磁兼容抗幹擾能力，優先考慮将信号布在第一層，第一層布不完時可以布在第四層，但第四層的走線不能跨越第三層電源分割面。PCB疊層如圖3所示：

圖3 PCB最少疊層方案

圖4 PCB堆疊規範

如圖4所示：

1. PCB走線層和平面層一共不低于4層；
2. 信号層不低于2層；
3. 在DDR3布線區域的參考電源平面和參考地平面要完整，地平面優于電源平面，當走線層切換時，确保有旁路電容提供高頻返回路徑；以增強SI完整性、抑止EMI。
4. DDR3走線線寬典型值在4mil；
5. 過孔尺寸典型值在10mil/18mil或10mil/20mil
6. AM3358ZCZ BGA 焊盤尺寸直徑為0.5mm
7. 單端特征阻抗在50~75歐姆，誤差控制在 -5歐姆。

圖5 DDR3布局規範

如圖5所示：

1. DDR3布線區域隻能走DDR3相關信号線，禁止其他走線；
2. DDR3芯片中心水平方向離MPU芯片中心最遠的距離≤X1 X2（≤1600mil）；
3. DDR3芯片中心垂直方向離MPU芯片中心最遠的距離≤Y（≤1500mil）；
4. 其他走線離DDR3走線區邊到邊保持4倍線寬以上；
5. DDR3離MPU越近，信号傳輸時延裕量就越大，傳輸就越穩定；
6. 其他信号線走線要與DDR走線區用地平面隔開。

DDR3布線區域同層内不允許其他非DDR3信号走線，DDR3布線區域的參考平面一定要完整的DDR電源平面或地平面，非DDR3信号可以布在DDR3布線區域下面有完整參考平面隔離的層内，如圖6所示。

圖6 DDR3布線區

MPU、DDR3需要大體積、大容量的旁路電容。大體積旁路電容盡量靠近MPU和DDR3的電源引腳。但優先考慮小體積高頻旁路電容和DDR信号布線空間，然後再考慮大體低頻積旁路電容。

圖7 大容量旁路電容應用規範

如圖7所示：

1. AM3358 VDDS_DDR電源引腳大容量旁路電容的個數≥2，大電容總容量≥20uF；
2. 保證每一顆DDR3芯片電源引腳大容量電容的個數≥2，大電容總容量≥20uF；
3. 大電容盡量先滿足DDR3芯片，靠近芯片電源引腳布局。

DDR3的正常運行是離不開高頻旁路電容的，并且要盡量減小連接在DDR電源和地之間的高頻旁路電容的寄生電感。通常來說，至少做到以下幾點是比較好的：

1、安裝的高頻旁路電容盡可能的多一點；

2、盡量減少旁路電容到需要旁路的CPU或DDR芯片上的電源引腳之間的距離；

3、使用物理尺寸盡量小中容量盡量高的旁路電容；

4、旁路電容打過孔的孔徑盡量大，旁路電容焊盤到它的過孔之間的連線盡量要寬；

5、盡量不要多個旁路電容的焊盤共用一個焊盤。

下表是關于高速旁路電容使用注意事項（如圖8）：

圖8 小容量旁路電容應用規範

如圖8所示：

1. 高速旁路電容的封裝尺寸為0201或0402；
2. 高速旁路電容焊盤中心離被旁路的AM3358的電源引腳和地引腳距離越近越好，建議≤400mil；
3. AM3358的VDDS_DDR 需要高速旁路電容的個數≥20，總容量≥1uF；
4. 連接過孔離AM3358的VDDS_DDR和地引腳越近越好，典型值≤35mil，最長不超過70mil；
5. 高速旁路電容焊盤中心離被旁路的DDR3的電源引腳和地引腳距離越近越好，建議≤150mil；
6. DDR3高速旁路電容的個數≥12，總容量≥0.85uF；
7. 高速旁路電容到被旁路的電源和地引腳連線的過孔個數≤2；過孔的離電容焊盤的走線長度典型值≤35mil，最長≤100mil；
8. 高速旁路電容到DDR3的電源和地引腳過孔個數≤1，過孔離引腳的走線長度典型值≤35mil，最長≤60mil；
9. 兩個高速旁路電容分别在頂層和底層鏡像布局，則可以共用一個過孔；

10.旁路電容和電源引腳和地引腳可以共用一個過孔；

11.DDR3一對電源可以共用一個過孔，一對地引腳可以共用一個過孔。

圖9 時鐘組定義

CK主時鐘組（差分對）：DDR_CK& DDR_CKn；

DQS0數據同步時鐘組（差分對）：DDR_DQS0& DDR_DQSn0；

DQS1數據同步時鐘組（差分對）：DDR_DQS1& DDR_DQSn1；

圖10 信号組定義

CA地址控制組（單端線）：DDR_BA[2:0]、DDR_A[15:0]、DDR_CSn0、DDR_CASn、DDR_RACSn、

DDR_WEn、DDR_CKE、DDR_ODT，以CK時鐘組對齊；

DQ0字節組（單端線）：DDR_D[7:0]、DDR_DQM0，以DQS0時鐘組對齊；

DQ1字節組（單端線）：DDR_D[15:8]、DDR_DQM1，以DQS1時鐘組對齊。

本例中DDR3芯片内含有針對DQS[x]和DQ [x]的ODT（片内終結器），而CK和ADDR_CTRL既沒有内部的ODT，也沒有外接VTT終結器，但這并不影響信号完整性，可以這樣應用。

DDR_VREF走線寬度通常為20mil（0.508mm），如果布線空間有限可适當減小寬度。在MPU和DDR的每個DDR_VREF電源引腳附近，就近要放置一個0.1uF的高頻旁路電容。

圖11 CK組合CA組布線拓撲

所選DDR3型号的CK和CA信号如需并聯端接電阻，就按上圖所示拓撲布線；所選DDR3型号的CK和CA信号若無需并聯端接電阻，忽略AT走線，忽略并聯端接的電阻、電容器。本項目所選DDR3型号為後者。

圖12 CK組合CA組布線方法

所選DDR3型号的CK和CA信号如需并聯端接電阻，就按上圖所示布線；所選DDR3型号的CK和CA信号若無需并聯端接電阻，忽略AT走線，忽略并聯端接的電阻、電容器。本項目所選DDR3型号為後者。

圖13 DATA線拓撲

數據對齊時鐘DQS[x]是點到點的差分信号線，所有數據線DQ[x]是點到點的單端信号線。

圖14 DATA線布線方法

數據對齊時鐘DQS[x]是點到點的差分布線，所有數據線DQ[x]是點到點的單端布線。

CK組内差分線要匹配等長；

ADDR_CTL（CA）組内的各個信号線要以CK組為對齊基準，匹配等長；

CK和ADDR_CTL（CA）走線的最大長度可以采用下圖的曼哈頓距離來确定：

圖15 曼哈頓距離計算最長走線

一旦MPU和DDR3的位置固定下來後，采用上圖中曼哈頓距離确定的布線長度就是最長布線長度了；CK和ADDR_CTL（CA）以此線作為基準長度，盡量減少長度偏移；

多個DDR3時，接入DDR3的短的樹樁線和外接VTT終端的短的樹樁線，不包含在長度計算内。

最長布線長度計算公式：CALM=CACLMY CACLMX 300mils；此處額外的300mils作用是給布線空間留有充足的餘量，這裡CACLMY=A1，CACLMX=A2 A3，所以CALM=A1 A2 A3 300mil=2500mil 660mil 300mil=3460mil。

CK和ADDR_CTL（CA）布線長度詳細規則如圖16所示：

1、（A1 A2）長度≤2500mil，允許偏差長度≤25mil；

2、A3長度≤660mil，允許偏差長度≤25mil；

3、單端線AS長度≤100mil，允許偏差長度≤25mil；

4、差分線AS 和AS-長度≤70mil，允許偏差長度≤5mil；

5、單端線端接電阻走線AT長度≤500mil，允許偏差長度≤100mil；

6、差分線端接電阻走線AT長度≤500mil，允許偏差長度≤5mil；

7、CK組合CA組典型的長度為CALM -50mil；

8、CK線和其他DDR3走線間距≥4W原則（線中心到線中心）；

9、CA線和其他DDR3走線間距≥4W原則（線中心到線中心）；

10、CK差分對内部間距要滿足阻抗匹配的；

11、CK線到其他非DDR3信号線之間的距離≥4 W原則（線中心到線中心）；

12、Rcp端接電阻為特征阻抗Zo -1Ω，Rcp端接電阻為特征阻抗Zo -1Ω，Rtt端接電阻為特征阻抗Zo -5Ω，單端特征阻抗Zo為50~75歐姆，差分特征阻抗Zo為單端特征阻抗的2倍。

圖16 CK組和CA組布線長度規則

圖中(n)備注：

（1）CK表示時鐘信号網絡組，ADDR_CTRL表示地址、控制信号網絡組；

（2）盡量使用最少數量的過孔；

（3）當要在DDR3電源層作為參考平面打過孔換層時，需要添加返回電流旁路電容；

（4）鏡像放置；一個放置在頂層、一個放置在底層，呈鏡像重合狀。

（5）非鏡像放置：所有的DDR3在同一層；

（6）盡量減小走線長度；

（7）隻針對ADDR_CTRL網絡組，建議減小長度偏移，但不是必須的；

（8）隻針對CK網絡組；

（9）CACLM是最長的曼哈頓距離；

（10）當走線長度超過1250mils時，允許适當減小線中心到線中心的距離；

（11）不同DDR3的信号線；

（12）CK是差分阻抗歐姆，差分阻抗是單端阻抗的2倍；

（13）外接的VTT終結器是絕對不允許放置在源端（CPU驅動端）。

不建議，也不必将所有的數據線匹配等長，但将每1字節的數據匹配等長是必須的。可用曼哈頓距離确定最長走線長度。

圖17 曼哈頓距離确定DQ組布線最長長度

圖18 DQ組布線長度匹配規則

如圖18所示：

1、DQS和DQ線有内部ODT功能，不允許外接終端匹配電阻；

2、DQ0數據組标稱長度≤DQLM0（數據0組的曼哈頓距離），允許偏差長度≤25mil；

3、DQ1數據組标稱長度≤DQLM1（數據1組的曼哈頓距離），允許偏差長度≤25mil；

4、DQS0數據對齊時鐘和DQ0數據組一樣長，允許偏差長度≤25mil；

5、DQS1數據對齊時鐘和DQ1數據組一樣長，允許偏差長度≤25mil；

6、DQ0組（含DQS0）與DQ1組（含DQS1）不用等長，以各自的字節對齊即可；

7、DQ[x]組内走線間距≥3W原則（線中心到線中心）；

8、DQ[x]和其他DDR3走線間距≥4W原則（線中心到線中心）；

9、DQS[x]組内間距應滿足差分阻抗；

10、DQS[x]和其他DDR3走線間距≥4W原則（線中心到線中心）；當走線長度超過1250mils時，間距允許降到最小的4W原則；

11、TI官方文檔規定了CK時鐘線和ADDR_CTRL線匹配等長，DQS[x]與DQ[x]匹配等長，但是并沒有規定CK和DQS[x]匹配等長。但依據德力威爾王術平的設計經驗，建議控制DQS（含DQ）布線長度小于CK布線長度，DQS（含DQ）線盡量最短。

1.走線最長≤63.5mm

2.地址/控制組以時鐘組對齊，長度誤差為2.54mm；數據組一定要比時鐘組走線長度要短，盡量最短；

3.時鐘組組内長度誤差0.127mm

4.地址組組内長度誤差0.635mm

5.數據組内DQS對之間誤差0.127mm

6.數據組内DQ組内誤差0.635mm

7.數據組内DQS與DQ之間誤差0.635mm

8.數據組DQS0與DQS1兩對之間誤差不限，但盡量短；

9.所有線與CLK對齊（Address＞CLK＞Data）

10.數據0組以DQS0&DQSN0對齊

11.數據1組以DQS1&DQSN1對齊

12.DQS0與DQS1組與CLK組對齊

13.所有地址組與CLK組對齊

14.CPU電源、地焊盤打孔引線≤1.778mm

15.CPU退耦電容打孔距離CPU焊盤≤10mm

16.退耦電容一個焊盤上打孔≥2個

17.CPU電源焊盤打孔≥1個

18.DDR3電源、地引腳焊盤打孔引線≤1.54mm

19.DDR3退耦電容打孔與DDR3電源引腳距離≤3.81mm

20.DDR3退耦電容一個焊盤打孔≥2個

21.DDR3電源、地引腳打孔≥1個

22.DDR3_VREF基準電源線寬度：0.508mm/3W

23.CLK、Address、Data組外間距4W，組内間距3W

24.DDR3的數據引腳靠近CPU一端

25.CPU和DDR3布局的間距：水平25.4mm 垂直38.1mm 之内

26.走線長度=曼哈頓距離 7.62mm

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作者簡介：德力威爾王術平，嵌入式軟硬件全能設計工程師，應用電子技術獨立研究員，應用電子技術授課講師，德力威爾電子工程師培訓學校創始人。

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