電子電路中銅特征的小型化源于以高封裝密度緊密放置互連。結果，串擾HDI印刷電路闆由于相鄰信号線之間的耦合增加，基闆開始起作用。

HDI 基闆是多層、高密度電路，具有包括細線和明确定義的空間圖案在内的特征。越來越多地采用 HDI 基闆增強了 PCB 的整體功能并限制了操作區域。

區分的關鍵因素之一HDI PCB設計從其餘是他們獨特的設計，包括多層銅填充微孔。這些多層微孔可實現垂直互連。此外，HDI 基闆的優勢在于具有更高的集成度和更好的兩側組件放置。此外，HDI 闆在較小的幾何結構中包含更多數量的 I/O。HDI 基闆的其他特性包括更快的信号傳輸以及信号損失和延遲的顯着減少。

用于制備 HDI 闆的最新技術處理組件的小型化以及采用高端設備。然而，串擾等挑戰會嚴重影響 HDI 闆的性能。因此，采用先進的PCB設計服務成為避免 HDI 闆中的串擾至關重要。

在這篇文章中，您将詳細了解以下與 HDI 基闆中的串擾相關的關鍵方面：

• PCB中的串擾是什麼？什麼是串擾效應？
• 如何最小化串擾？Eric Bogatin 的案例研究埃裡克·博加廷 (Eric Bogatin) 的關鍵要點
• 避免 HDI 基闆中串擾的設計技術最小化電容耦合通過減少接地電源回路面積最大限度地減少電感耦合選擇每層互連 (ELIC) 結構通過放置使用林蔭大道結構以減少 HDI 基闆中的串擾使用雙偏移共面帶狀線結構縮放 PCB 幾何形狀以減少 HDI 基闆中的串擾

串擾是 PCB 上走線之間的無意電磁耦合（即使它們彼此沒有物理接觸）。此外，由于外部幹擾，PCB 中可能會發生電磁場幹擾。就電場和磁場的幹擾而言，當從攻擊者信号到受害信号（通常是兩個彼此靠近的軌道）耦合（電容性和電感性）能量時，就會發生串擾。電場通過信号之間的互電容耦合。另一方面，磁場通過信号之間的互感耦合。在同一層上平行走線或在兩層之間垂直平行走線容易受到串擾的影響。

串擾會産生影響時鐘、周期信号、系統關鍵網絡（如數據線、控制信号和 I/O）的不良影響。此外，受影響的時鐘和周期信号會對工作的 PCB 和組裝組件造成嚴重的功能問題。由于串擾效應，電壓和電流水平超過了邏輯器件的阈值水平。當它到達接收器時，這可以解釋為錯誤的邏輯狀态。設計人員需要巧妙地工作，以避免由這些錯誤的邏輯狀态引起的錯誤。串擾還可以通過增加噪聲來影響模拟信号。這種噪音可能來自電源軌。

由于更短的耦合長度和更低的介電常數，HDI 基闆中的串擾減少了多達 50%。可以限制 HDI 基闆中串擾的其他因素包括，

• 使用較低 Dk 的材料。
• 較低的介電常數HDI PCB材料系統可能允許電路闆收縮多達 28%。
• 到參考平面的距離越小，近端串擾就越低。

HDI 小型化提供了更短的互連長度。如果使用較低介電常數的材料，則可以減少 HDI 基闆中的串擾。Teledyne LeCroy 的信号完整性布道師 Eric Bogatin，提供以下示例：“HDI 技術中的典型線寬為 3 密耳（75 微米）。下圖顯示了不同電介質厚度的 3 密耳寬走線的特征阻抗。

對于較低的介電常數，電介質厚度将較小。這意味着較低介電常數的材料系統将導緻相同間距的串擾較少，或者走線可以靠得更近并具有相同的串擾量。”

具有較低介電常數的材料導緻較少的串擾。

Eric Bogatin 繼續說道，“在研究的兩個案例中，線寬為 3 mil，并且調整了電介質厚度，以便對于兩種不同的介電常數，線路阻抗相同。從這些曲線可以看出，如果布線間距受到串擾約束，HDI 材料系統的較低介電常數可能會使電路闆收縮高達 28%。

對于小于飽和長度的耦合長度，近端電壓噪聲的幅度将随長度成比例。飽和長度将取決于上升時間。對于 1 納秒的上升時間，有效介電常數為 2.5 的飽和長度約為 7.6 英寸，這将包括小型卡應用中的許多迹線。相對耦合的近端噪聲由下式給出：

近端電壓噪聲的幅度與長度成比例。

由于更短的耦合長度和更低的介電常數，HDI 基闆中的串擾減少了多達 50%。較短的走線長度将減少輻射，而具有較薄電介質的走線也将減少輻射。下面的示例表明，耦合長度越短，互感 (Lm) 越小，而走線越細，互電容 (Cm) 越小。

更短的耦合長度和更細的走線分别導緻更小的互感和電容。

到參考平面的距離越小，近端串擾越低，或者對于更長的耦合長度，串擾相同。與傳統電路闆相比，長度減少 2 倍，電介質厚度減少 2 倍，來自 HDI 信号環路的輻射場可能減少多達 4 倍，即 12dB。”

Eric Bogatin 進一步指出，“如果整個電路闆都是 HDI，而不僅僅是幾個外層，那麼控制返回路徑可能比通孔闆面臨更大的挑戰。”

“在處理 HDI 基闆中的串擾時，您必須注意相同的問題：

1. 提供連續的返回路徑
2. 工程受控阻抗互連
3. 以最小的短截線長度在線性菊花鍊路徑中布線
4. 用終端控制反射噪聲
5. 通過返回路徑控制管理via to via串擾
6. 使用連接到 IC 引腳的低電感電容器

與通孔核心相結合，HDI 互連可能非常有價值。”

另請閱讀：高密度互連的曆史

可以采取以下措施來避免HDI基闆中的串擾：

在集成電路中，電容和電感耦合會導緻串擾。電感耦合與混合輸入輸出電路有關，而電容耦合影響電路的開關速度。以下是電路設計的一些考慮因素，以減少電容耦合，從而減少串擾：

• 不要在同一層中長距離布設兩條平行線。此外，與走線相鄰的層應該是垂直的。
• 在兩條敏感信号線之間布線接地或電源。

在兩條信号線之間提供接地或電源有助于電容耦合。

• 将敏感節點與全擺幅信号分開，避免浮動節點。對串擾問題敏感的節點應配備設備以最小化阻抗。
• 在敏感的低擺幅布線網絡上使用差分信号。
• 通過在信号層之間設計接地層，可以減少不同層信号層之間的串擾。
• 在内層上，當信号放置在兩個接地層之間時，電容耦合會降低。讀我們如何減少PCB布局中的寄生電容.

兩個接地層之間的夾心信号有助于産生電容耦合效應。

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接地層是信号導體的低阻抗返回路徑。設計人員必須減少接地和信号導體之間的面積以最小化環路。減小的環路面積可以減小電感。

在多層PCB的地平面中，必須有大量的過孔，這增加了通孔密度。在一組相鄰連接中，如果接地層和信号層共享一個公共區域，則可能會發生電感耦合。設計人員必須在插槽周圍布線一個寬環路，以避免電感耦合，從而減少串擾。

在插槽周圍布置一個寬環路以避免電感耦合和串擾。

被封閉地牆包圍的通孔縮短了平面，作為電氣邊界。它反射所有能量并基于封閉邊界的對角線尺寸産生半波共振。

使用連接器和電纜時，必須特别注意接地引腳和電線，因為我們不想增加電流回路面積。可以通過将接地引腳靠近信号引腳來最小化環路面積。

可以通過将接地引腳靠近信号引腳來減少環路面積。

在設計電纜輸入時，在附近運行不同的導體可能會産生耦合問題。對來自多個信号的接地路徑使用相同的引腳會創建具有高互感的嵌套環路。PCB 設計人員必須考慮單獨的接地回路引腳，這些引腳應與信号引腳保持最小距離，以減少電感耦合。

使用單獨的接地回路引腳來減少電感耦合。

每一層互連 (ELIC) 是一種先進的疊層構造方法，其中連接可以在任何層開始或結束。電路連接是在初始構建本身中進行的，因此對盲孔和埋孔的要求會更少。這為設計人員在層中提供了很大的布線空間。然而，當涉及到 ELIC 結構的路由時，存在一些限制。

設計者應該關心信号層；兩個信号層不應相鄰. 在所有信号層之間放置接地層。由于 ELIC 結構允許任何層之間的連接，因此很容易以對稱排列方式構建。

為了減少串擾并增加布線密度，使用了通過放置的林蔭大道結構。設計人員可以使用多種類型的過孔布局結構BGA根據他們對通孔到通孔串擾的應用。适合減少串擾和增加布線空間的林蔭大道結構如上圖所示。讓我們讨論一下。

通過扇出結構的四個區域。圖片來源：Happy Holden 撰寫的 HDI 手冊

區域 1由外部行組成，根據設計規則，行數從 4 到 6 不等。區域 2由所有内部行組成。區域 3是内行和中心行之間的過渡，以及區域 4是中心。

BGA 中的四個區域通孔圖案。圖片來源：Happy Holden 撰寫的 HDI 手冊

如上圖所示區域1a，使用 1:2 微孔将走線在第 2 層布線到最大布線密度。為了增加過孔的數量或減少它們之間的間距，設計人員可以在不超過所需最小距離的情況下使過孔更靠近球墊。此外，設計人員可以改變過孔球焊盤結構的方向。這種布置能夠增加布線空間并減少通孔之間的串擾。

在區域 1 中使用 1:2 微孔布線外層 BGA 引腳後，在區域 1 中的第 4 到 6 行2 b區使用 1:3 跳躍通孔在第 3 層以最大布線密度進行布線。跳過通孔允許從第 1 層連接到第 3 層，而無需在第 2 層上使用焊盤。也可以通過将通孔移近球焊盤并調整角度以達到所需尺寸來改變此模式。

區域 3 c是區域 2 和區域 4 之間的過渡區域。根據布線策略，它可以使用 1:2 和 1:3 微通孔中的任何一個。區域 4 d是剩餘區域。通常，中心區域由接地和電源引腳占據。為了在第 1 層上填充更大的地平面，不能将過孔放置在 BGA 的确切中心。

像這樣，将 BGA 分成多個區域來放置過孔，不僅可以增加布線密度，還可以減少層數。如果網絡以盲孔而不是過孔短截線結束，則可以減少過孔到過孔的串擾。想了解更多通過存根讀通過存根如何影響信号衰減和數據傳輸速率.

筆記：在上面的 BGA 圖案示例中，我們使用了正交短狗骨結構。您也可以根據通孔尺寸使用其他角度調整。HDI 串擾也可以通過實施來減少HDI PCB 中的阻抗匹配.

網狀結構中的功率分布。

我們都知道傳統的 PCB 設計使用專用的電源層。但是，一旦電壓軌的密度和數量增加，就需要分離平面。我們可以使用兩個正交層将 PWR 分配為“網狀結構”。通過在不同電壓之間放置信号，我們可以為多達八個不同的電壓軌增加分離平面的數量。它被稱為具有單獨 GND 參考的“雙偏移共面帶狀線”。這種結構僅使用盲孔為從第 2 層到第 N-1 層的所有組件提供較低的串擾和電壓。

偏移共面帶狀線作為電源網格。

串擾可以基于兩個品質因數來描述，稱為近端串擾 (NEXT) 系數和遠端串擾 (FEXT) 系數。這兩項都給出了當末端以其特征阻抗終止時，在一對均勻傳輸線中的無噪聲線路上産生的近端和遠端噪聲的比率。它是可觀察到的典型串擾噪聲的量度。

串擾計算的品質因數。圖片來源：Happy Holden 撰寫的 HDI 手冊

特性阻抗可以由電介質厚度、線寬和介電常數來定義，而相鄰走線之間的空間則說明串擾。這些電氣特性與幾何形狀成比例。例如，如果每個特征在橫截面減少 5 倍，特性阻抗和 NEXT 和 FEXT 值不會改變。檢查常規 PCB 和 HDI 互連的以下幾何特征。它們反映了相同的性能。閱讀HDI PCB的優勢及其應用為了更好的理解。

PCB 工藝特性表 圖片來源：Happy Holden 編寫的 HDI 手冊

有時，設計人員認為縮放不會給 HDI 設計帶來任何電氣優勢。因為縮小所有功能仍然反映相同的電氣性能。它适用于縮小均勻信号線的橫截面。盡管如此，仍有兩個非标度術語會影響 HDI 的電氣性能：

• HDI 互連的短長度
• 在 HDI 互連中使用具有較低 Dk 的非增強層壓闆

上述特征提供更短且受控的時間延遲和更少的串擾，因為一些電特性不會随着更小的特征尺寸而縮放。

遠端串擾的大小還取決于疊層幾何形狀和耦合長度。它的變化如下：

FEXT = k (Len/RT)

其中 FEXT = 遠端串擾系數

k = 以 ns/inch 為單位的兩條線（受害者和攻擊者）之間的耦合

Len = 耦合長度（英寸）

RT = 信号的上升時間 (ns)

遠端噪聲是由于表面界面的介電層不一緻而産生的。介電常數的這種非均勻特性增加了遠端噪聲。然而，隻有表面走線會受到遠端噪聲的影響，而掩埋走線（如帶狀線）隻會受到近端噪聲的影響。值得注意的是，近端噪聲在幅度上飽和，并且不會随着耦合長度的增加而擴展。隻有當耦合長度超過臨界長度時才會發生這種情況。

在 EMC 測試之前消除 HDI 基闆中的串擾可為 PCB 設計人員提供更快的産品上市時間。串擾是産生串擾的關鍵參數之一信号完整性問題，如果不好好對待. 它會直接導緻接收器信号失真。串擾量取決于線間距、信号上升時間、幹擾信号的幅度以及電路闆和走線幾何形狀。因此，最大限度地減少 HDI 基闆中串擾的影響應該是設計人員的首要關注點。

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