複雜繁瑣的芯片設計流程

芯片制造的過程就如同用樂高蓋房子一樣，先有晶圓作為地基，再層層往上疊的芯片制造流程後，就可産出必要的 IC 芯片（這些會在後面介紹）。然而，沒有設計圖，擁有再強制造能力都沒有用，因此，建築師的角色相當重要。但是IC 設計中的建築師究竟是誰呢？下面來對IC 設計做介紹。

在IC 生産流程中，IC 多由專業IC 設計公司進行規劃、設計，像是聯發科、高通、Intel 等知名大廠，都自行設計各自的IC 芯片，提供不同規格、效能的芯片給下遊廠商選擇。因為IC 是由各廠自行設計，所以IC 設計十分仰賴工程師的技術，工程師的素質影響着一間企業的價值。然而，工程師們在設計一顆IC 芯片時，究竟有那些步驟？設計流程可以簡單分成如下。

設計第一步，訂定目标

在IC設計中，最重要的步驟就是規格制定。這個步驟就像是在設計建築前，先決定要幾間房間、浴室，有什麼建築法規需要遵守，在确定好所有的功能之後在進行設計，這樣才不用再花額外的時間進行後續修改。IC 設計也需要經過類似的步驟，才能确保設計出來的芯片不會有任何差錯。

規格制定的第一步便是确定IC 的目的、效能為何，對大方向做設定。接着是察看有哪些協定要符合，像無線網卡的芯片就需要符合IEEE 802.11 等規範，不然，這芯片将無法和市面上的産品相容，使它無法和其他設備連線。最後則是确立這顆IC 的實作方法，将不同功能分配成不同的單元，并确立不同單元間連結的方法，如此便完成規格的制定。

設計完規格後，接着就是設計芯片的細節了。這個步驟就像初步記下建築的規畫，将整體輪廓描繪出來，方便後續制圖。在IC芯片中，便是使用硬體描述語言（HDL）将電路描寫出來。常使用的HDL有Verilog、VHDL等，藉由程式碼便可輕易地将一顆IC地功能表達出來。接着就是檢查程式功能的正确性并持續修改，直到它滿足期望的功能為止。

有了電腦，事情都變得容易

有了完整規畫後，接下來便是畫出平面的設計藍圖。在IC設計中，邏輯合成這個步驟便是将确定無誤的HDL code，放入電子設計自動化工具（EDA tool），讓電腦将HDLcode轉換成邏輯電路，産生如下的電路圖。之後，反覆的确定此邏輯閘設計圖是否符合規格并修改，直到功能正确為止。

最後，将合成完的程式碼再放入另一套EDA tool，進行電路布局與繞線（Place And Route）。在經過不斷的檢測後，便會形成如下的電路圖。圖中可以看到藍、紅、綠、黃等不同顔色，每種不同的顔色就代表着一張光罩。至于光罩究竟要如何運用呢？

層層光罩，疊起一顆芯片

首先，目前已經知道一顆IC 會産生多張的光罩，這些光罩有上下層的分别，每層有各自的任務。下圖為簡單的光罩例子，以積體電路中最基本的元件CMOS 為範例，CMOS 全名為互補式金屬氧化物半導體（Complementary metal–oxide–semiconductor），也就是将 NMOS 和 PMOS 兩者做結合，形成 CMOS。至于什麼是金屬氧化物半導體（MOS）？這種在芯片中廣泛使用的元件比較難說明，一般讀者也較難弄清，在這裡就不多加細究。

下圖中，左邊就是經過電路布局與繞線後形成的電路圖，在前面已經知道每種顔色便代表一張光罩。右邊則是将每張光罩攤開的樣子。制作是，便由底層開始，依循上一篇IC 芯片的制造中所提的方法，逐層制作，最後便會産生期望的芯片了。

至此，對于IC 設計應該有初步的了解，整體看來就很清楚IC 設計是一門非常複雜的專業，也多虧了電腦輔助軟體的成熟，讓IC 設計得以加速。IC 設計廠十分依賴工程師的智慧，這裡所述的每個步驟都有其專門的知識，皆可獨立成多門專業的課程，像是撰寫硬體描述語言就不單純的隻需要熟悉程式語言，還需要了解邏輯電路是如何運作、如何将所需的演算法轉換成程式、合成軟體是如何将程式轉換成邏輯閘等問題。

什麼是晶圓？

在半導體的新聞中，總是會提到以尺寸标示的晶圓廠，如8 寸或是12 寸晶圓廠，然而，所謂的晶圓到底是什麼東西？其中8 寸指的是什麼部分？要産出大尺寸的晶圓制造又有什麼難度呢？以下将逐步介紹半導體最重要的基礎——「晶圓」到底是什麼。

晶圓（wafer），是制造各式電腦芯片的基礎。我們可以将芯片制造比拟成用樂高積木蓋房子，藉由一層又一層的堆疊，完成自己期望的造型（也就是各式芯片）。然而，如果沒有良好的地基，蓋出來的房子就會歪來歪去，不合自己所意，為了做出完美的房子，便需要一個平穩的基闆。對芯片制造來說，這個基闆就是接下來将描述的晶圓。

首先，先回想一下小時候在玩樂高積木時，積木的表面都會有一個一個小小圓型的凸出物，藉由這個構造，我們可将兩塊積木穩固的疊在一起，且不需使用膠水。芯片制造，也是以類似這樣的方式，将後續添加的原子和基闆固定在一起。因此，我們需要尋找表面整齊的基闆，以滿足後續制造所需的條件。

在固體材料中，有一種特殊的晶體結構──單晶（Monocrystalline）。它具有原子一個接着一個緊密排列在一起的特性，可以形成一個平整的原子表層。因此，采用單晶做成晶圓，便可以滿足以上的需求。然而，該如何産生這樣的材料呢，主要有二個步驟，分别為純化以及拉晶，之後便能完成這樣的材料。

如何制造單晶的晶圓

純化分成兩個階段，第一步是冶金級純化，此一過程主要是加入碳，以氧化還原的方式，将氧化矽轉換成98% 以上純度的矽。大部份的金屬提煉，像是鐵或銅等金屬，皆是采用這樣的方式獲得足夠純度的金屬。但是，98% 對于芯片制造來說依舊不夠，仍需要進一步提升。因此，将再進一步采用西門子制程（Siemens process）作純化，如此，将獲得半導體制程所需的高純度多晶矽。

接着，就是拉晶的步驟。首先，将前面所獲得的高純度多晶矽融化，形成液态的矽。之後，以單晶的矽種（seed）和液體表面接觸，一邊旋轉一邊緩慢的向上拉起。至于為何需要單晶的矽種，是因為矽原子排列就和人排隊一樣，會需要排頭讓後來的人該如何正确的排列，矽種便是重要的排頭，讓後來的原子知道該如何排隊。最後，待離開液面的矽原子凝固後，排列整齊的單晶矽柱便完成了。

然而，8寸、12寸又代表什麼東西呢？他指的是我們産生的晶柱，長得像鉛筆筆桿的部分，表面經過處理并切成薄圓片後的直徑。至于制造大尺寸晶圓又有什麼難度呢？如前面所說，晶柱的制作過程就像是在做棉花糖一樣，一邊旋轉一邊成型。有制作過棉花糖的話，應該都知道要做出大而且紮實的棉花糖是相當困難的，而拉晶的過程也是一樣，旋轉拉起的速度以及溫度的控制都會影響到晶柱的品質。也因此，尺寸愈大時，拉晶對速度與溫度的要求就更高，因此要做出高品質12 寸晶圓的難度就比8 寸晶圓還來得高。

隻是，一整條的矽柱并無法做成芯片制造的基闆，為了産生一片一片的矽晶圓，接着需要以鑽石刀将矽晶柱橫向切成圓片，圓片再經由抛光便可形成芯片制造所需的矽晶圓。經過這麼多步驟，芯片基闆的制造便大功告成，下一步便是堆疊房子的步驟，也就是芯片制造。至于該如何制作芯片呢？

層層堆疊打造的芯片

在介紹過矽晶圓是什麼東西後，同時，也知道制造IC 芯片就像是用樂高積木蓋房子一樣，藉由一層又一層的堆疊，創造自己所期望的造型。然而，蓋房子有相當多的步驟，IC 制造也是一樣，制造IC 究竟有哪些步驟？本文将就IC 芯片制造的流程做介紹。

在開始前，我們要先認識IC 芯片是什麼。IC，全名積體電路（Integrated Circuit），由它的命名可知它是将設計好的電路，以堆疊的方式組合起來。藉由這個方法，我們可以減少連接電路時所需耗費的面積。下圖為IC 電路的3D 圖，從圖中可以看出它的結構就像房子的樑和柱，一層一層堆疊，這也就是為何會将IC 制造比拟成蓋房子。

從上圖中IC 芯片的3D 剖面圖來看，底部深藍色的部分就是上一篇介紹的晶圓，從這張圖可以更明确的知道，晶圓基闆在芯片中扮演的角色是何等重要。至于紅色以及土黃色的部分，則是于 IC 制作時要完成的地方。

首先，在這裡可以将紅色的部分比拟成高樓中的一樓大廳。一樓大廳，是一棟房子的門戶，出入都由這裡，在掌握交通下通常會有較多的機能性。因此，和其他樓層相比，在興建時會比較複雜，需要較多的步驟。在IC 電路中，這個大廳就是邏輯閘層，它是整顆IC 中最重要的部分，藉由将多種邏輯閘組合在一起，完成功能齊全的IC 芯片。

黃色的部分，則像是一般的樓層。和一樓相比，不會有太複雜的構造，而且每層樓在興建時也不會有太多變化。這一層的目的，是将紅色部分的邏輯閘相連在一起。之所以需要這麼多層，是因為有太多線路要連結在一起，在單層無法容納所有的線路下，就要多疊幾層來達成這個目标了。在這之中，不同層的線路會上下相連以滿足接線的需求。

分層施工，逐層架構

知道IC 的構造後，接下來要介紹該如何制作。試想一下，如果要以油漆噴罐做精細作圖時，我們需先割出圖形的遮蓋闆，蓋在紙上。接着再将油漆均勻地噴在紙上，待油漆乾後，再将遮闆拿開。不斷的重複這個步驟後，便可完成整齊且複雜的圖形。制造IC 就是以類似的方式，藉由遮蓋的方式一層一層的堆疊起來。

制作 IC 時，可以簡單分成以上4 種步驟。雖然實際制造時，制造的步驟會有差異，使用的材料也有所不同，但是大體上皆采用類似的原理。這個流程和油漆作畫有些許不同，IC 制造是先塗料再加做遮蓋，油漆作畫則是先遮蓋再作畫。以下将介紹各流程。

金屬濺鍍：将欲使用的金屬材料均勻灑在晶圓片上，形成一薄膜。

塗布光阻：先将光阻材料放在晶圓片上，透過光罩（光罩原理留待下次說明），将光束打在不要的部分上，破壞光阻材料結構。接着，再以化學藥劑将被破壞的材料洗去。

蝕刻技術：将沒有受光阻保護的矽晶圓，以離子束蝕刻。

光阻去除：使用去光阻液皆剩下的光阻溶解掉，如此便完成一次流程。

最後便會在一整片晶圓上完成很多IC 芯片，接下來隻要将完成的方形IC 芯片剪下，便可送到封裝廠做封裝，至于封裝廠是什麼東西？就要待之後再做說明。

納米制程是什麼？

三星以及台積電在先進半導體制程打得相當火熱，彼此都想要在晶圓代工中搶得先機以争取訂單，幾乎成了14 納米與16 納米之争，然而14 納米與16 納米這兩個數字的究竟意義為何，指的又是哪個部位？而在縮小制程後又将來帶來什麼好處與難題？以下我們将就納米制程做簡單的說明。

納米到底有多細微？

在開始之前，要先了解納米究竟是什麼意思。在數學上，納米是0.000000001 公尺，但這是個相當差的例子，畢竟我們隻看得到小數點後有很多個零，卻沒有實際的感覺。如果以指甲厚度做比較的話，或許會比較明顯。

用尺規實際測量的話可以得知指甲的厚度約為0.0001 公尺（0.1 毫米），也就是說試着把一片指甲的側面切成10 萬條線，每條線就約等同于1 納米，由此可略為想像得到 1 納米是何等的微小了。

知道納米有多小之後，還要理解縮小制程的用意，縮小電晶體的最主要目的，就是可以在更小的芯片中塞入更多的電晶體，讓芯片不會因技術提升而變得更大；其次，可以增加處理器的運算效率；再者，減少體積也可以降低耗電量；最後，芯片體積縮小後，更容易塞入行動裝置中，滿足未來輕薄化的需求。

再回來探究納米制程是什麼，以14 納米為例，其制程是指在芯片中，線最小可以做到14 納米的尺寸，下圖為傳統電晶體的長相，以此作為例子。縮小電晶體的最主要目的就是為了要減少耗電量，然而要縮小哪個部分才能達到這個目的？左下圖中的L 就是我們期望縮小的部分。藉由縮小閘極長度，電流可以用更短的路徑從 Drain 端到 Source 端（有興趣的話可以利用Google 以MOSFET 搜尋，會有更詳細的解釋）。

尺寸縮小有其物理限制

不過，制程并不能無限制的縮小，當我們将電晶體縮小到 20 納米左右時，就會遇到量子物理中的問題，讓電晶體有漏電的現象，抵銷縮小 L 時獲得的效益。作為改善方式，就是導入 FinFET（Tri-Gate）這個概念，如右上圖。在 Intel 以前所做的解釋中，可以知道藉由導入這個技術，能減少因物理現象所導緻的漏電現象。

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最後，則是為什麼會有人說各大廠進入10 納米制程将面臨相當嚴峻的挑戰，主因是1 顆原子的大小大約為0.1 納米，在10 納米的情況下，一條線隻有不到100 顆原子，在制作上相當困難，而且隻要有一個原子的缺陷，像是在制作過程中有原子掉出或是有雜質，就會産生不知名的現象，影響産品的良率。

如果無法想像這個難度，可以做個小實驗。在桌上用 100 個小珠子排成一個10×10 的正方形，并且剪裁一張紙蓋在珠子上，接着用小刷子把旁邊的的珠子刷掉，最後使他形成一個10×5 的長方形。這樣就可以知道各大廠所面臨到的困境，以及達成這個目标究竟是多麼艱巨。

随着三星以及台積電在近期将完成 14 納米、16 納米FinFET 的量産，兩者都想争奪 Apple 下一代的 iPhone 芯片代工，我們将看到相當精彩的商業競争，同時也将獲得更加省電、輕薄的手機，要感謝摩爾定律所帶來的好處呢。

告訴你什麼是封裝

經過漫長的流程，從設計到制造，終于獲得一顆 IC 芯片了。然而一顆芯片相當小且薄，如果不在外施加保護，會被輕易的刮傷損壞。此外，因為芯片的尺寸微小，如果不用一個較大尺寸的外殼，将不易以人工安置在電路闆上。因此，本文接下來要針對封裝加以描述介紹。

目前常見的封裝有兩種，一種是電動玩具内常見的，黑色長得像蜈蚣的DIP 封裝，另一為購買盒裝 CPU 時常見的 BGA 封裝。至于其他的封裝法，還有早期CPU 使用的PGA（Pin Grid Array；Pin Grid Array）或是 DIP 的改良版QFP（塑料方形扁平封裝）等。因為有太多種封裝法，以下将對 DIP 以及 BGA 封裝做介紹。

傳統封裝，曆久不衰

首先要介紹的是雙排直立式封裝（Dual Inline Package；DIP），從下圖可以看到采用此封裝的IC 芯片在雙排接腳下，看起來會像條黑色蜈蚣，讓人印象深刻，此封裝法為最早采用的IC 封裝技術，具有成本低廉的優勢，适合小型且不需接太多線的芯片。但是，因為大多采用的是塑料，散熱效果較差，無法滿足現行高速芯片的要求。因此，使用此封裝的，大多是曆久不衰的芯片，如下圖中的OP741，或是對運作速度沒那麼要求且芯片較小、接孔較少的IC 芯片。

至于球格陣列（Ball Grid Array，BGA）封裝，和DIP 相比封裝體積較小，可輕易的放入體積較小的裝置中。此外，因為接腳位在芯片下方，和DIP 相比，可容納更多的金屬接腳

相當适合需要較多接點的芯片。然而，采用這種封裝法成本較高且連接的方法較複雜，因此大多用在高單價的産品上。

行動裝置興起，新技術躍上舞台

然而，使用以上這些封裝法，會耗費掉相當大的體積。像現在的行動裝置、穿戴裝置等，需要相當多種元件，如果各個元件都獨立封裝，組合起來将耗費非常大的空間，因此目前有兩種方法，可滿足縮小體積的要求，分别為 SoC（System On Chip）以及 SiP（System In Packet）。

在智慧型手機剛興起時，在各大财經雜誌上皆可發現SoC 這個名詞，然而SoC 究竟是什麼東西？簡單來說，就是将原本不同功能的IC，整合在一顆芯片中。藉由這個方法，不單可以縮小體積，還可以縮小不同IC 間的距離，提升芯片的計算速度。至于制作方法，便是在IC 設計階段時，将各個不同的IC 放在一起，再透過先前介紹的設計流程，制作成一張光罩。

然而，SoC 并非隻有優點，要設計一顆SoC 需要相當多的技術配合。IC 芯片各自封裝時，各有封裝外部保護，且IC 與IC 間的距離較遠，比較不會發生交互幹擾的情形。但是，當将所有IC 都包裝在一起時，就是噩夢的開始。IC 設計廠要從原先的單純設計IC，變成了解并整合各個功能的IC，增加工程師的工作量。此外，也會遇到很多的狀況，像是通訊芯片的高頻訊号可能會影響其他功能的 IC 等情形。

此外，SoC 還需要獲得其他廠商的IP（intellectual property）授權，才能将别人設計好的元件放到SoC 中。因為制作SoC 需要獲得整顆IC 的設計細節，才能做成完整的光罩，這同時也增加了SoC 的設計成本。或許會有人質疑何不自己設計一顆就好了呢？因為設計各種IC 需要大量和該IC 相關的知識，隻有像Apple 這樣多金的企業，才有預算能從各知名企業挖角頂尖工程師，以設計一顆全新的IC，透過合作授權還是比自行研發劃算多了。

折衷方案，SiP 現身

作為替代方案，SiP 躍上整合芯片的舞台。和SoC 不同，它是購買各家的IC，在最後一次封裝這些IC，如此便少了IP 授權這一步，大幅減少設計成本。此外，因為它們是各自獨立的IC，彼此的幹擾程度大幅下降。

Apple Watch 采用SiP 技術将整個電腦架構封裝成一顆芯片，不單滿足期望的效能還縮小體積，讓手錶有更多的空間放電池。

采用 SiP 技術的産品，最着名的非 Apple Watch 莫屬。因為Watch 的内部空間太小，它無法采用傳統的技術，SoC 的設計成本又太高，SiP 成了首要之選。藉由SiP 技術，不單可縮小體積，還可拉近各個IC 間的距離，成為可行的折衷方案。下圖便是Apple Watch 芯片的結構圖，可以看到相當多的IC 包含在其中。

完成封裝後，便要進入測試的階段，在這個階段便要确認封裝完的 IC 是否有正常的運作，正确無誤之後便可出貨給組裝廠，做成我們所見的電子産品。

“簡化芯片設計 軟件定義硬件”，無論我們承不承認，SDH是集成電路發展的未來，特别是摩爾定律窮途末路的今天，ARM FPGA無法打破快速可重構的牢籠，唯速度論沒有錯，成敗的臨界有時就是時間，是時候從FPGA的LUT中抽離出來，尋找一些新鮮的東西，深度學習不止是AlphaGo的昙花一現，在有限的芯片面積上實現無限的電路算法，動态可重構才是IC設計的未來。

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