它是由常用的電路結構所決定的,低電平時電路往往有較高電平時更低的環路阻抗,而低阻抗則意味着抗幹擾能力更強。
你可能已經學習了這樣的一條PCB布線規則:
在條件許可的情況下,高電平有效線要盡量縮短,低電平有效線則盡量延長。
這一條規則的存在基礎就是基于低電平時環路阻抗比較低,抗幹擾能力比較強才起來的。、
舉個栗子如OC或OD電路要控制一個電平就是通過它這個開關的通斷來實現的。有在上拉電阻的情況下,開關接通,得低電平;開關切斷,得高電平。
這樣,為了防止電路失控的情況下仍然是有效電平,那麼當然是低電平有效才更“保險”了。結構上,象OC電路那樣,由于集電極更難擊穿,所以,也更不容易損壞。
對于其它圖騰柱輸出的電路,雖然0和1都有同樣的風險,但應用中還是有人願意加一個上拉電阻,以取得類似OC或OD輸出的效果。
另一個方面是OC或OD輸出的電路,使用上拉電阻後具有節能的效果。因為關斷後它是具有獲得高電平時的電流幾乎為0。
高阻态到底什麼意思在一個系統中或在一個整體中,我們往往定義了一些參考點,就像我們常常說的海平面,在單片中也是如此,我們無論說是高電平還是低電平都是相對來說的。
在51單片機,沒有連接上拉電阻的P0口相比有上拉電阻的P1口在I/O口引腳和電源之間相連是通過一對推挽狀态的FET來實現的,51具體結構如下圖。
組成推挽結構,從理論上講是可以通過調配管子的參數輕松實現輸出大電流。
提高帶載能力,兩個管子根據通斷狀态有四種不同的組合,上下管導通相當于把電源短路了,這種情況下在實際電路中絕對不能出現。
從邏輯電路上來講,上管開-下管關開時IO與VCC直接相連,IO輸出低電平0,這種結構下如果沒有外接上拉電阻,輸出0就是開漏狀态(低阻态)。
因為I/O引腳是通過一個管子接地的,并不是使用導線直接連接,而一般的MOS在導通狀态也會有mΩ極的導通電阻。
無論是低阻态還是高阻态都是相對來說的,把下管子置于截止狀态就可以把GND和I/O口隔離達到開路的狀态,這時候推挽一對管子是截止狀态,忽略讀取邏輯的話I/O口引腳相當于與單片機内部電路開路,考慮到實際MOS截止時會有少許漏電流,就稱作“高阻态”。
由于管子PN節帶來的結電容的影響,有的資料也會稱作“浮空”,通過I/O口給電容充電需要一定的時間,那麼IO引腳處的對地的真實電壓和水面浮标随波飄動類似了,電壓的大小不僅與外界輸入有關還和時間有關,在高頻情況下這種現象是不能忽略的。
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